Preview

Informatics

Advanced search

ПОСТРОЕНИЕ ТЕСТОВ И ВЕРИФИКАЦИЯ ПОТОКОВЫХ МОДЕЛЕЙ ЦИФРОВЫХ УСТРОЙСТВ НА ЯЗЫКЕ VHDL

Abstract

Предлагается единый подход к верификации проектов и направленному построению тестов
контроля СБИС, представленных в потоковом виде на уровне RTL на языке VHDL с использованием арифметических, логических операторов и оператора If. Задача построения тестов и верификации проектов решается на основе КНФ-выполнимости некоторой системы булевых функций.

For citations:


  . Informatics. 2012;(2(34)):87-97. (In Russ.)

Views: 958


Creative Commons License
This work is licensed under a Creative Commons Attribution 4.0 License.


ISSN 1816-0301 (Print)
ISSN 2617-6963 (Online)