Preview

Информатика

Расширенный поиск

Распознавание логических вентилей в плоской транзисторной схеме

https://doi.org/10.37661/1816-0301-2021-18-4-96-107

Полный текст:

Аннотация

Ц е л и. С ростом трудоемкости верификации и моделирования современных СБИС, содержащих сотни миллионов транзисторов, основными инструментами автоматизированного проектирования и верификации становятся средства извлечения из плоского (неиерархического) описания схем на транзисторном уровне иерархического описания на уровне логических элементов. Средства декомпиляции транзисторных схем не только позволяют существенно снизить время выполнения проверки топологии, но и служат основой для генерации тестовых наборов, логического перепроектирования интегральных схем и обратного инжиниринга для обнаружения несанкционированных вложений.

Целью работы является решение задачи извлечения структуры функционального уровня из плоской схемы транзисторного уровня путем распознавания в ней подсхем, реализующих логические элементы.

М е то д ы. Предлагаются графовые методы решения некоторых ключевых задач, возникающих на этапе структурного распознавания КМОП-вентилей в транзисторной схеме: разбиение графа на компоненты связности, соответствующие подсхемам из транзисторов; распознавание подсхем, являющихся логическими элементами, и реализуемых ими функций; формирование библиотеки распознанных вентилей и построение двухуровневого описания транзисторной схемы. Исходная плоская и полученная двухуровневая транзисторные схемы представляются в формате SPICE.

Р е з у л ь т а т ы.  Предложенные методы реализованы на языке C++ как часть программы декомпиляции транзисторных схем для случая, когда искомая библиотека логических элементов заранее неизвестна. Все шаги предлагаемых процедур структурного распознавания КМОП-вентилей в плоской транзисторной схеме выполняются за линейное время от числа транзисторов исходной схемы.

З а к л ю ч е н и е. Программа декомпиляции была протестирована на практических схемах транзисторного уровня. Показано, что она имеет достаточное быстродействие, чтобы обрабатывать схемы более чем со 100 тыс. транзисторов за несколько минут на персональной ЭВМ. В настоящее время авторами разрабатываются методы распознавания в транзисторной схеме более сложных элементов, таких как элементы памяти.

Об авторах

Д. И. Черемисинов
Объединенный институт проблем информатики Национальной академии наук Беларуси
Беларусь

Черемисинов Дмитрий Иванович - кандидат технических наук, доцент, ведущий научный сотрудник.

ул. Сурганова, 6, Минск, 220012.



Л. Д. Черемисинова
Объединенный институт проблем информатики Национальной академии наук Беларуси
Беларусь

Черемисинова Людмила Дмитриевна - доктор технических наук, профессор, главный научный сотрудник.

ул. Сурганова, 6, Минск, 220012.



Список литературы

1. Cheremisinov, D. I. Extracting a logic gate network from a transistor-level CMOS circuit / D. I. Cheremisinov, L. D. Cheremisinova // Russian Microelectronics. – 2019. – Vol. 48, no. 3. – P. 187–196. https://doi.org/10.1134/S0544126919030037

2. Abadir, M. S. An improved layout verification algorithm (LAVA) / M. S. Abadir, J. Ferguson // Proc. of the European Design Automation Conf., Glasgow, UK, 12–15 March 1990. – Glasgow, 1990. – P. 391–395.

3. Kundu, S. GateMaker: A transistor to gate level model extractor for simulation, automatic test pattern generation and verification / S. Kundu // Proc. of the Intern. Test Conf., Washington, DC, USA, 18–23 Oct. 1998. – Washington, 1998. – P. 372–381.

4. Hunt, V. D. Reengineering: Leveraging the Power of Integrated Product Development / V. D. Hunt. – Wiley, 1993. – 283 p.

5. Framework for simulation of the Verilog/SPICE mixed model: Interoperation of Verilog and SPICE simulators using HLA/RTI for model reusability / M. G. Seok [et al.] // 22nd Intern. Conf. on Very Large Scale Integration (VLSI-SoC), Playa del Garmen, Mexico, 6–8 Oct. 2014. – Playa del Garmen, 2014. – P. 1–6.

6. Белоус, А. И. Основы кибербезопасности. Стандарты, концепции, методы и средства обеспечения / А. И. Белоус, В. А. Солодуха. – М. : Техносфера, 2021. – 482 с.

7. Zhang, T. A comprehensive FPGA reverse engineering tool-chain: From bitstream to RTL code / T. Zhang, L. Wang // IEEE Access. – 2019. – Vol. 7. – P. 38379–38389. https://doi.org/10.1109/ACCESS.2019.2901949

8. Rabaev, J. M. Digital Integrated Circuits / J. M. Rabaev, A. Chandrakasan, B. Nikolic. – Prentice Hall Press, 2008. – 702 p.

9. Bushnell, M. Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI / M. Bushnell, V. Agrawal. – Springer Science & Business Media, 2006. – 690 p.

10. Черемисинова, Л. Д. Синтез и оптимизация комбинационных структур СБИС / Л. Д. Черемисинова. – Минск : ОИПИ НАН Беларуси, 2005. – 235 с.


Для цитирования:


Черемисинов Д.И., Черемисинова Л.Д. Распознавание логических вентилей в плоской транзисторной схеме. Информатика. 2021;18(4):96-107. https://doi.org/10.37661/1816-0301-2021-18-4-96-107

For citation:


Cheremisinov D.I., Cheremisinova L.D. Logical gates recognition in a flat transistor circuit. Informatics. 2021;18(4):96-107. (In Russ.) https://doi.org/10.37661/1816-0301-2021-18-4-96-107

Просмотров: 27


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 1816-0301 (Print)
ISSN 2617-6963 (Online)