Формирование адресных последовательностей с заданной переключательной активностью

Показывается актуальность тестирования современных вычислительных систем, и в первую очередь их запоминающих устройств. Исследования основаны на применении универсального метода генерирования адресных последовательностей с заданными свойствами для многократных маршевых тестов оперативных запоминающих устройств. В качестве математической модели используется модификация экономичного способа Антонова и Салеева для формирования последовательностей Соболя. Для указанной модели приводится структурная схема ее аппаратурной реализации, основу которой составляет запоминающее устройство для хранения направляющих чисел. Множество этих чисел образует порождающую матрицу. Отмечается, что вид порождающей матрицы определяет основные свойства генерируемых последовательностей. Получены математические выражения, позволяющие оценить предельные значения переключательной активности самой последовательности и определенных ее разрядов. Предлагаются методики синтеза генераторов адресной последовательности с заданной переключательной активностью как отдельных ее разрядов, так и последовательности в целом. Рассматриваются примеры использования предлагаемых методик. Обосновывается применимость изложенных результатов для синтеза генераторов тестовых последовательностей с заданной переключательной активностью при тестировании запоминающих устройств и формировании управляемых вероятностных тестовых последовательностей. Приводятся результаты практической реализации генераторов адресных последовательностей и оцениваются их основные характеристики. 

1. Bushnell, M. L. Essentials of Electronic Testing for Digital, Memory & Mixed-Signal VLSI Circuits / M. L. Bushnell, V. D. Agrawal. - N. Y. : Kluwer Academic Publishers, 2000. - 690 p.

2. Wang, L.-T. VLSI Test Principles and Architectures: Design for Testability / L.-T. Wang, C.-W. Wu, X. Wen. - Amsterdam : Elsevier, 2006. - 808 p.

3. Ярмолик, С. В. Многократные неразрушающие маршевые тесты с изменяемыми адресными последовательностями / С. В. Ярмолик, В. Н. Ярмолик // Автоматика и телемеханика. - 2007. - № 4. - С. 126-137.

4. Ярмолик, В. Н. Адресные последовательности для многократного тестирования ОЗУ / В. Н. Ярмолик, С. В. Ярмолик // Информатика. - 2014. - № 2(42). - C. 124-136.

5. Sharma, A. K. Semiconductor Memories: Technology, Testing, and Reliability / A. K. Sharma. - London : John Wiley & Sons, 2002. - 480 р.

6. Угрюмов, Е. П. Цифровая схемотехника / Е. П. Угрюмов. - 3-е изд., перераб. и доп. - СПб. : БХВПетербург, 2010. - 816 с.

7. Pomeranz, I. An adjacent switching activity metric under functional broadside tests / I. Pomeranz // IEEE Transaction on Computers. - 2013. - Vol. 62, no. 4. - P. 404-410.

8. Pomeranz, I. Switching activity as a test compaction heuristic for transition faults / I. Pomeranz, S. M. Reddy // IEEE Transaction VLSI Systems. - 2010. - Vol. 18, no. 9. - P. 1357-1361.

9. Pedram, M. Power minimization in IC design: principles and applications / M. Pedram // ACM Transactions Design Automation Electronic Systems. - 1996. - Vol. 1. - P. 3-56.

10. Черемисинова, Л. Д. Оптимизация скобочных представлений булевых функций c учетом энергопотребления / Л. Д. Черемисинова, Н. А. Кириенко // Информатика. - 2011. - № 3(31). - C. 77-87.

11. Мурашко, И. А. Встроенное самотестирование. Методы минимизации энергопотребления / И. А. Мурашко, В. Н. Ярмолик. - Saarbrücken : LAP Lambert Academic Publishing, 2012. - 348 с.

12. A test vector ordering technique for switching activity reduction during test operation / P. Girard [et al.] // Proc. Ninth Great Lakes Symp. on VLSI, Ypsilanti, MI, USA, 1999. - Ypsilanti, 1999. - P. 24-27.

13. Кириенко, Н. А. Оптимизация многоуровневых представлений логических схем для сокращения площади кристалла СБИС и энергопотребления / Н. А. Кириенко, Д. И. Черемисинов, Л. Д. Черемисинова // Вес. Нац. акад. навук Беларусі. Сер. фіз.-мат. навук. - 2015. - № 2. - C. 103-111.

14. Wang, S. An automatic test pattern generator for minimizing switching activity during scan testing activity / S. Wang, S. K. Gupta // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2002. - Vol. 21, no. 8. - P. 954-968.

15. On low-capture-power test generation for scan testing / X. Wen [et al.] // Proc. VLSI Test Symp., Palm Springs, California, USA, 2005. - Palm Springs, 2005. - P. 265-270.

16. Yarmolik, V. N. Modified gray and counter sequences for memory test address generation / V. N. Yarmolik, S. V. Yarmolik // Proc. of the 13th Intern. Conf. MIXDES Design of Integrated Circuits and Systems, Gdynia, Poland, 2006. - Gdynia, 2006. - P. 572-576.

17. Ярмолик, В. Н. Контроль и диагностика вычислительных систем / В. Н. Ярмолик. - Минск : Бестпринт, 2019. - 387 с.

18. Соболь, И. М. Точки, равномерно заполняющие многомерный куб / И. М. Соболь. - М. : Знание, 1985. - 32 с.

19. Антонов, И. А. Экономичный способ вычисления ЛП-последовательностей / И. А. Антонов, В. М. Салеев // Журн. вычисл. матем. и матем. физ. - 1979. - Т. 19, № 1. - С. 243-245.

20. Ярмолик, С. В. Квазислучайное тестирование вычислительных систем / С. В. Ярмолик, В. Н. Ярмолик // Информатика. - 2013. - № 3(39). - С. 65-81.

21. Savage, C. A survey of combinatorial Gray code / С. Savage // SIAM Review. - 1997. - Vol. 39, no. 4. - P. 605-629.

22. Boyd, S. Introduction to Applied Linear Algebra: Vectors, Matrices, and Least Squares / S. Boyd. - Cambridge : University Printing House, 2018. - 463 p.

23. The rank of random binary matrices and distributed storage applications / P. Ferreira [et al.] // IEEE Communication Letters. - 2013. - Vol. 17, no. 1. - P. 151-154.

24. Goor, A. J. Optimizing memory BIST Address Generator implementations / A. J. Goor, H. Kukner, S. Hamdioui // Proc. of 2011 6th Intern. Conf. on Design & Technology of Integrated Systems in Nanoscale Era (DTIS), Athens, Greece, 2011. - Athens, 2011. - P. 572-576.

25. Full-speed field-programmable memory BIST architecture / X. Du [et al.] // Proc. of IEEE Intern. Test Conf., Austin, TX, USA, 2005. - Austin, 2005. - P. 1173-1182.

26. Aswin, A. M. Implementation and validation of memory built in self-test (MBIST) - survey / A. M. Aswin, S. S. Ganesh // Intern. J. of Mechanical Engineering and Technology (IJMET). - 2019. - Vol. 10, no. 3. - P. 153-160.

27. Mrozek, I. Iterative antirandom testing / I. Mrozek, V. N. Yarmolik // J. of Electronic Testing: Theory and Applications (JETTA). - 2012. - Vol. 9, no. 3. - P. 251-266.

28. Mrozek, I. Antirandom test vectors for BIST in Hardware / Software systems / I. Mrozek, V. N. Yarmolik // Fundamenta Informaticae. - 2012. - No. 119. - P. 1-23.