informИнформатикаInformatics1816-03012617-6963UIIP NASB10.37661/1816-0301-2020-17-1-47-62inform-889Research ArticleЛОГИЧЕСКОЕ ПРОЕКТИРОВАНИЕLOGICAL DESIGNФормирование адресных последовательностей с заданной переключательной активностьюGeneration of address sequences with a given switching activityЯрмоликВ. Н.YarmolikV. N.

Ярмолик Вячеслав Николаевич, доктор технических наук, профессор

Vyacheslav N. Yarmolik, Dr. Sci. (Eng.), Professor

yarmolik10ru@yahoo.comШевченкоН. А.ShevchenkoN. A.

Шевченко Николай Алексеевич, студент, член научного сообщества Weird Science Club

Nikolai А. Shevchenko, Student, Member of the Scientific Community Weird Science Club,

nik.sh.de@gmail.comБелорусский государственный университет информатики и радиоэлектроникиBelarusian State University of Informatics and RadioelectronicsГимназия имени ЛихтенбергаLichtenberg Gymnasium2020171220191714762Copyright © Ярмолик В.Н., Шевченко Н.А., 20202020Ярмолик В.Н., Шевченко Н.А.Yarmolik V.N., Shevchenko N.A.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://inf.grid.by/jour/article/view/889

Показывается актуальность тестирования современных вычислительных систем, и в первую очередь их запоминающих устройств. Исследования основаны на применении универсального метода генерирования адресных последовательностей с заданными свойствами для многократных маршевых тестов оперативных запоминающих устройств. В качестве математической модели используется модификация экономичного способа Антонова и Салеева для формирования последовательностей Соболя. Для указанной модели приводится структурная схема ее аппаратурной реализации, основу которой составляет запоминающее устройство для хранения направляющих чисел. Множество этих чисел образует порождающую матрицу. Отмечается, что вид порождающей матрицы определяет основные свойства генерируемых последовательностей. Получены математические выражения, позволяющие оценить предельные значения переключательной активности самой последовательности и определенных ее разрядов. Предлагаются методики синтеза генераторов адресной последовательности с заданной переключательной активностью как отдельных ее разрядов, так и последовательности в целом. Рассматриваются примеры использования предлагаемых методик. Обосновывается применимость изложенных результатов для синтеза генераторов тестовых последовательностей с заданной переключательной активностью при тестировании запоминающих устройств и формировании управляемых вероятностных тестовых последовательностей. Приводятся результаты практической реализации генераторов адресных последовательностей и оцениваются их основные характеристики. 

The relevance of testing modern computing systems and, first of all, their storage devices is shown. The studies are based on the use of a universal method for generating the address sequences with desired      properties for multiple March tests of random access memory devices.  The modification of economical method of Antonov and Saleev is used as mathematical model to form Sobol sequences. For this model a structural diagram of its hardware implementation is presented, where the storage device for storing direction numbers is used as the basis. The set of multitudes makes up the generating matrix. It is noted that the form of the generating matrix determines the basic properties of the generated sequences. Mathematical expressions are obtained that make it possible to estimate the limiting values of switching activity, both of the sequence itself and of its individual bits. A technique is proposed for the synthesis of generators of address sequences with a given switching activity both of its individual bits and of the sequence as a whole. Examples of the application of the proposed methods are considered. The applicability of the presented results to the synthesis of test sequence generators with a given switching activity for the purpose of testing storage devices and the formation of controlled random test sequences is substantiated. The results of the practical implementation of address sequence generators are presented and their main characteristics are evaluated.

тестирование вычислительных системмногократное тестированиеадресные последовательностимодифицированные последовательности Соболяпереключательная активностьtesting of computing systemsmultiple testingaddress sequencesmodified Sobol sequencesswitching activityReferencesBushnell, M. L. Essentials of Electronic Testing for Digital, Memory & Mixed-Signal VLSI Circuits / M. L. Bushnell, V. D. Agrawal. – N. Y. : Kluwer Academic Publishers, 2000. – 690 p.Bushnell M. L., Agrawal V. D. Essentials of Electronic Testing for Digital, Memory & Mixed-Signal VLSI Circuits. New York, Kluwer Academic Publishers, 2000, 690 p.Wang, L.-T. VLSI Test Principles and Architectures: Design for Testability / L.-T. Wang, C.-W. Wu, X. Wen. – Amsterdam : Elsevier, 2006. – 808 p.Wang L.-T., Wu C.-W., Wen X. VLSI Test Principles and Architectures: Design for Testability. Amsterdam, Elsevier, 2006, 808 p.Ярмолик, С. В. Многократные неразрушающие маршевые тесты с изменяемыми адресными последовательностями / С. В. Ярмолик, В. Н. Ярмолик // Автоматика и телемеханика. – 2007. – № 4. – С. 126–137.Yarmolik S. V., Yarmolik V. N. Mnogokratnue nerazrushayuschie marshevue testu s izmenyaemumi adresnumi posledovatel’nostymi [Multiple non-destructive marching tests with variable address sequences]. Avtomatika i telemehanika [Automation and Remote], 2007, no. 4, рр. 126–137 (in Russian).Ярмолик, В. Н. Адресные последовательности для многократного тестирования ОЗУ / В. Н. Ярмолик, С. В. Ярмолик // Информатика. – 2014. – № 2(42). – C. 124–136.Yarmolik V. N., Yarmolik S. V. Adresnue posledovatel’nosti dlya mnogokratnogo testirovaniya OZU [Address sequences for repeated testing of RAM]. Informatika [Informatics], 2014, no. 2(42), рр. 124–136 (in Russian).Sharma, A. K. Semiconductor Memories: Technology, Testing, and Reliability / A. K. Sharma. – London : John Wiley & Sons, 2002. – 480 р.Sharma A. K. Semiconductor Memories: Technology, Testing, and Reliability. London, John Wiley & Sons, 2002, 480 р.Угрюмов, Е. П. Цифровая схемотехника / Е. П. Угрюмов. – 3-е изд., перераб. и доп. – СПб. : БХВПетербург, 2010. – 816 с.Ugryumov E. P. Cifrovaya shemotehnika. Digital Circuitry. Saint Petersburg, BHV-Peterburg, 2010, 816 р. (in Russian).Pomeranz, I. An adjacent switching activity metric under functional broadside tests / I. Pomeranz // IEEE Transaction on Computers. – 2013. – Vol. 62, no. 4. – P. 404–410.Pomeranz I. An adjacent switching activity metric under functional broadside tests. IEEE Transaction on Computers, 2013, vol. 62, no. 4, pр. 404–410.Pomeranz, I. Switching activity as a test compaction heuristic for transition faults / I. Pomeranz, S. M. Reddy // IEEE Transaction VLSI Systems. – 2010. – Vol. 18, no. 9. – P. 1357–1361.Pomeranz I., Reddy S. M. Switching activity as a test compaction heuristic for transition faults. IEEE Transaction VLSI Systems, 2010, vol. 18, no. 9, рр. 1357–1361.Pedram, M. Power minimization in IC design: principles and applications / M. Pedram // ACM Transactions Design Automation Electronic Systems. – 1996. – Vol. 1. – P. 3–56.Pedram M. Power minimization in IC design: principles and applications. ACM Transactions Design Automation Electronic Systems, 1996, vol. 1, рр. 3–56.Черемисинова, Л. Д. Оптимизация скобочных представлений булевых функций c учетом энергопотребления / Л. Д. Черемисинова, Н. А. Кириенко // Информатика. – 2011. – № 3(31). – C. 77–87.Cheremisinova L. D., Kirienko N. А. Optimizaciya skobochnuh predstavlenii bulevuh phunkcii s uchetom energopotrebleniya [Optimization of bracket representations of Boolean functions taking into account energy consumption]. Informatika [Informatics], 2011, no. 3(31), рр. 77–87 (in Russian).Мурашко, И. А. Встроенное самотестирование. Методы минимизации энергопотребления / И. А. Мурашко, В. Н. Ярмолик. – Saarbrücken : LAP Lambert Academic Publishing, 2012. – 348 с.Murashko I. А., Yarmolik V. N. Vstroennoe samotestirovanie. Metodu minimizacii energopotrebleniya. Built-in Self Test. Methods to Minimize Power Consumption. Saarbrücken, LAP Lambert Academic Publishing, 2012, 348 р. (in Russian).A test vector ordering technique for switching activity reduction during test operation / P. Girard [et al.] // Proc. Ninth Great Lakes Symp. on VLSI, Ypsilanti, MI, USA, 1999. – Ypsilanti, 1999. – P. 24–27.Girard P., Guiller L., Landrault C., Pravossoudovitch S. A test vector ordering technique for switching activity reduction during test operation. Proceedings Ninth Great Lakes Symposium on VLSI, Ypsilanti, MI, USA, 1999. Ypsilanti, 1999, рр. 24–27.Кириенко, Н. А. Оптимизация многоуровневых представлений логических схем для сокращения площади кристалла СБИС и энергопотребления / Н. А. Кириенко, Д. И. Черемисинов, Л. Д. Черемисинова // Вес. Нац. акад. навук Беларусі. Сер. фіз.-мат. навук. – 2015. – № 2. – C. 103–111.Kirienko N. А., Cheremisinov D. I., Cheremisinova L. D. Optimizaciya mnogourovnevuh predstavlenii logicheskih shem glya sokrascheniya ploschadi kristala SBIS i energopotrebleniya [Optimization of multi-level representations of logic circuits to reduce VLSI chip area and power consumption]. Vestsі Natsyyanal’nai akademіі navuk Belarusі. Seryya fizika-matematychnykh navuk [Proceedings of the National Academy of Sciences of Belarus. Physics and Mathematics series], 2015, no. 2, рр. 103–111 (in Russian).Wang, S. An automatic test pattern generator for minimizing switching activity during scan testing activity / S. Wang, S. K. Gupta // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. – 2002. – Vol. 21, no. 8. – P. 954–968.Wang S., Gupta S. K. An automatic test pattern generator for minimizing switching activity during scan testing activity. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2002, vol. 21, no. 8, рр. 954–968.On low-capture-power test generation for scan testing / X. Wen [et al.] // Proc. VLSI Test Symp., Palm Springs, California, USA, 2005. – Palm Springs, 2005. – P. 265–270.Wen X., Yamashita Y., Kajihara S., Wang L.-T., Saluja K. K., Kinoshita K. On low-capture-power test generation for scan testing. Proceedings VLSI Test Symposium, Palm Springs, California, USA, 2005. Palm Springs, 2005, рр. 265–270.Yarmolik, V. N. Modified gray and counter sequences for memory test address generation / V. N. Yarmolik, S. V. Yarmolik // Proc. of the 13th Intern. Conf. MIXDES Design of Integrated Circuits and Systems, Gdynia, Poland, 2006. – Gdynia, 2006. – P. 572–576.Yarmolik V. N., Yarmolik S. V. Modified gray and counter sequences for memory test address generation. Proceedings of the 13th International Conference MIXDES Design of Integrated Circuits and Systems, Gdynia, Poland, 2006. Gdynia, 2006, рр. 572–576.Ярмолик, В. Н. Контроль и диагностика вычислительных систем / В. Н. Ярмолик. – Минск : Бестпринт, 2019. – 387 с.Yarmolik V. N. Kontrol’ i diagnostika vuchislitel’nuh system. Monitoring and Diagnostics of Computer Systems. Minsk, Bestprint, 2019, 387 р. (in Russian).Соболь, И. М. Точки, равномерно заполняющие многомерный куб / И. М. Соболь. – М. : Знание, 1985. – 32 с.Sobol’ I. M. Tochki, ravnomerno zapolnyayuschie mnogomernui kub. Points Uniformly Filling a Multidimensional Cube. Мoscow, Znanie, 1985, 32 р. (in Russian).Антонов, И. А. Экономичный способ вычисления ЛП-последовательностей / И. А. Антонов, В. М. Салеев // Журн. вычисл. матем. и матем. физ. – 1979. – Т. 19, № 1. – С. 243–245.Antonov I. A., Saleev V. М. Ekonomichnui sposob vuchisleniya LP-posledovatel’nostei [An economical way to calculate LP sequences]. Zhurnal vychislitel'noj matematiki i matematicheskoj fiziki [Journal of Computational Mathematics and Mathematical Physics], 1979, vol. 19, no. 1, рр. 243–245 (in Russian).Ярмолик, С. В. Квазислучайное тестирование вычислительных систем / С. В. Ярмолик, В. Н. Ярмолик // Информатика. – 2013. – № 3(39). – С. 65–81.Yarmolik S. V., Yarmolik V. N. Kvazisluchainoe testirovanie vuchislitel’nuh system [Quasi-random testing of computing systems]. Informatika [Informatics], 2013, no. 3(39), рр. 65–81 (in Russian).Savage, C. A survey of combinatorial Gray code / С. Savage // SIAM Review. – 1997. – Vol. 39, no. 4. – P. 605–629.Savage C. A survey of combinatorial Gray code. SIAM Review, 1997, vol. 39, no. 4, рр. 605–629.Boyd, S. Introduction to Applied Linear Algebra: Vectors, Matrices, and Least Squares / S. Boyd. – Cambridge : University Printing House, 2018. – 463 p.Boyd S. Introduction to Applied Linear Algebra: Vectors, Matrices, and Least Squares. Cambridge, University Printing House, 2018, 463 p.The rank of random binary matrices and distributed storage applications / P. Ferreira [et al.] // IEEE Communication Letters. – 2013. – Vol. 17, no. 1. – P. 151–154.Ferreira P., Jesus B., Vieira J., Pinho A. J. The rank of random binary matrices and distributed storage applications. IEEE Communication Letters, 2013, vol. 17, no. 1, рр. 151–154.Goor, A. J. Optimizing memory BIST Address Generator implementations / A. J. Goor, H. Kukner, S. Hamdioui // Proc. of 2011 6th Intern. Conf. on Design & Technology of Integrated Systems in Nanoscale Era (DTIS), Athens, Greece, 2011. – Athens, 2011. – P. 572–576.Goor A. J., Kukner H., Hamdioui S. Optimizing memory BIST Address Generator implementations. Proceedings of 2011 6th International Conference on Design & Technology of Integrated Systems in Nanoscale Era (DTIS), Athens, Greece, 2011. Athens, 2011, рр. 572–576.Full-speed field-programmable memory BIST architecture / X. Du [et al.] // Proc. of IEEE Intern. Test Conf., Austin, TX, USA, 2005. – Austin, 2005. – P. 1173–1182.Du X., Mukherjee N., Cheng W. T., Reddy S. M. Full-speed field-programmable memory BIST architecture. Proceedings of IEEE International Test Conference, Austin, TX, USA, 2005. Austin, 2005, рр. 1173–1182.Aswin, A. M. Implementation and validation of memory built in self-test (MBIST) – survey / A. M. Aswin, S. S. Ganesh // Intern. J. of Mechanical Engineering and Technology (IJMET). – 2019. – Vol. 10, no. 3. – P. 153–160.Aswin A. M., Ganesh S. S. Implementation and validation of memory built in self-test (MBIST) –survey. International Journal of Mechanical Engineering and Technology (IJMET), 2019, vol. 10, no. 3, рр. 153–160.Mrozek, I. Iterative antirandom testing / I. Mrozek, V. N. Yarmolik // J. of Electronic Testing: Theory and Applications (JETTA). – 2012. – Vol. 9, no. 3. – P. 251–266.Mrozek I., Yarmolik V. N. Iterative antirandom testing. Journal of Electronic Testing: Theory and Applications (JETTA), 2012, vol. 9, no. 3, рр. 251–266. 28.Mrozek, I. Antirandom test vectors for BIST in Hardware / Software systems / I. Mrozek, V. N. Yarmolik // Fundamenta Informaticae. – 2012. – No. 119. – P. 1–23.Mrozek I., Yarmolik V. N. Antirandom test vectors for BIST in Hardware / Software systems. Fundamenta Informaticae, 2012, no. 119, рр. 1–23.

The authors declare that there are no conflicts of interest present.