Preview

Информатика

Расширенный поиск

Синтез симметричных путей физически неклонируемой функции типа арбитр на FPGA

Полный текст:

Аннотация

Физическая криптография является одним из актуальных направлений среди существующих методов защиты цифровых устройств от нелегального доступа. Схемотехнические решения, лежащие в основе физической криптографии, получили название цифровых физически неклонируемых функций (ФНФ), реализация которых обеспечивает уникальность, невоспроизводимость (неклонируемость) защищаемого цифрового устройства. Кроме того, ФНФ эффективны с точки зрения аппаратных ресурсов при их реализации. Существующие ФНФ типа арбитр основаны на синтезе конфигурируемых симметричных путей, каждое звено которых представляет собой пару двухвходовых мультиплексоров, обеспечивающих две конфигурации трансляции тестовых сигналов: прямую и перекрестную. Для построения на программируемой логической интегральной схеме (ПЛИС) типа FPGA одного звена необходимо применение двух встроенных LUT-блоков, обеспечивающих реализацию двух мультиплексоров, при этом ресурсы LUT-блоков используются не полностью. В статье предлагается новая архитектура звеньев симметричных путей ФНФ типа арбитр, позволяющая эффективно применять ресурсы LUT-блоков различных кристаллов FPGA.

Об авторе

А. А. Иванюк
Белорусский государственный университет информатики и радиоэлектроники
Россия
Иванюк Александр Александрович, доктор технических наук, профессор кафедры информатики


Список литературы

1. Design and implementation of high-quality physical unclonable functions for hardware-oriented cryptography / S. S. Zalivaka [et al.] // Secure System Design and Trustable Computing. – Switzerland : Springer, 2016. – P. 39–81.

2. Ярмолик, В. Н. Физически неклонируемые функции / В. Н. Ярмолик, Ю. Г. Вашинко // Информатика. – 2011. – № 2(30). – С. 92–103.

3. Иванюк, А. А. Проектирование встраиваемых цифровых устройств и систем / А. А. Иванюк. – Минск : Бестпринт, 2012. – 337 с.

4. Zalivaka, S. S. Reliable and modeling attack resistant authentication of arbiter PUF in FPGA implementation with trinary quadruple response / S. S. Zalivaka, A. A. Ivaniuk, Ch.-H. Chang // IEEE Transactions on Information Forensics and Security. – 2018. – Vol. 4, no. 14. – P. 1109–1123.

5. Multi-valued arbiters for quality enhancement of PUF responses on FPGA implementation / S. S. Zalivaka [et al.] // Proc. IEEE/ACM Asia and South Pacific Design Automation Conf. – Macau, 2016. – P. 533–538.

6. Quantitative and statistical performance evaluation of arbiter physical unclonable functions on FPGAs / Y. Hori [et al.] // Proc. Intern. Conf. "Reconfigurable Computing and FPGAs". – Mexico, 2010. – P. 298–303.

7. Becker, G. T. On the pitfalls of using Arbiter-PUFs as building blocks / G. T. Becker // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. – 2015. – Vol. 34, no. 8. – P. 1295–1307.

8. A technique to build a secret key in integrated circuits for identification and authentication applications / J. W. Lee [et al.] // Proc. of the IEEE VLSI Circuits Symp. (VLSI’04). – Honolulu, 2004. – P. 176–179.

9. Morozov, S. An analysis of delay based PUF implementations on FPGA / S. Morozov, A. Maiti, P. Schaumont // Proc. Intern. Symp. "Applied Reconfigurable Computing". – Berlin, 2010. – P. 382–387.

10. Nexys 4 Artix-7 FPGA Trainer Board [Electronic resource]. – Mode of access: https:// store. digilentinc.com/nexys-4-artix-7-fpga-trainer-board-limited-time-see-nexys4-ddr. – Date of access: 20.11.2018.

11. 7 Series FPGAs Data Sheet: Overview [Electronic resource]. – Mode of access: https:// www.xilinx.com/ support/documentation/data_sheets/ds180_7Series_Overview.pdf. – Date of access: 20.11.2018.

12. Spartan-3E FPGA Family Data Sheety [Electronic resource]. – Mode of access: https:// www.xilinx.com/ support/documentation/data_sheets/ds312.pdf. – Date of access: 28.12.2018.

13. ISE Design Suite [Electronic resource]. – Mode of access: https://www.xilinx.com/products/ design-tools/ise-design-suite.html. – Date of access: 20.11.2018.


Для цитирования:


Иванюк А.А. Синтез симметричных путей физически неклонируемой функции типа арбитр на FPGA. Информатика. 2019;16(2):99-108.

For citation:


Ivaniuk A.A. Synthesis of symmetric paths of arbiter physically unclonable function on FPGA. Informatics. 2019;16(2):99-108. (In Russ.)

Просмотров: 115


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 1816-0301 (Print)
ISSN 2617-6963 (Online)