informИнформатикаInformatics1816-03012617-6963UIIP NASBinform-750Research ArticleЗАЩИТА ИНФОРМАЦИИ И НАДЕЖНОСТЬ СИСТЕМINFORMATION PROTECTION AND SYSTEM RELIABILITYСинтез симметричных путей физически неклонируемой функции типа арбитр на FPGASynthesis of symmetric paths of arbiter physically unclonable function on FPGAИванюкА. А.IvaniukA. A.

Иванюк Александр Александрович, доктор технических наук, профессор кафедры информатики

Alexander A. Ivaniuk, Dr. Sci. (Eng.), Professor Computer Science Department

ivaniuk@bsuir.byБелорусский государственный университет информатики и радиоэлектроникиBelarusian State University of Informatics and Radioelectronics20191305201916299108Copyright © Иванюк А.А., 20192019Иванюк А.А.Ivaniuk A.A.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://inf.grid.by/jour/article/view/750

Физическая криптография является одним из актуальных направлений среди существующих методов защиты цифровых устройств от нелегального доступа. Схемотехнические решения, лежащие в основе физической криптографии, получили название цифровых физически неклонируемых функций (ФНФ), реализация которых обеспечивает уникальность, невоспроизводимость (неклонируемость) защищаемого цифрового устройства. Кроме того, ФНФ эффективны с точки зрения аппаратных ресурсов при их реализации. Существующие ФНФ типа арбитр основаны на синтезе конфигурируемых симметричных путей, каждое звено которых представляет собой пару двухвходовых мультиплексоров, обеспечивающих две конфигурации трансляции тестовых сигналов: прямую и перекрестную. Для построения на программируемой логической интегральной схеме (ПЛИС) типа FPGA одного звена необходимо применение двух встроенных LUT-блоков, обеспечивающих реализацию двух мультиплексоров, при этом ресурсы LUT-блоков используются не полностью. В статье предлагается новая архитектура звеньев симметричных путей ФНФ типа арбитр, позволяющая эффективно применять ресурсы LUT-блоков различных кристаллов FPGA.

Physical cryptography is one of the current trends among the existing methods of protecting digital devices from illegal access. Circuit design solutions in physical cryptography are called digital physically unclonable functions (PUFs), which to be implemented ensure the uniqueness, non-reproducibility (non-cloning) of the protected digital device. In addition, PUFs should be efficient as hardware resources. The existing implementations of the arbiter PUF are based on the synthesis of configurable symmetric paths, when each link is a pair of two-input multiplexers providing two configurations of test signal translation: direct and cross. In order to build a single link on FPGA, it is necessary to use two built-in LUT-blocks, providing the implementation of two multiplexers, meanwhile the hardware resources of LUT-blocks are not fully utilized. The article presents a new architecture of symmetric paths of the arbiter PUF, allowing efficient use of hardware resources of LUT-blocks for various FPGA families.

физически неклонируемая функцияарбитрсимметричные путиFPGALUT-блокphysically unclonable functionarbitersymmetrical pathsFPGALUT-blockReferencesDesign and implementation of high-quality physical unclonable functions for hardware-oriented cryptography / S. S. Zalivaka [et al.] // Secure System Design and Trustable Computing. – Switzerland : Springer, 2016. – P. 39–81.Zalivaka S. S., Zhang L., Klybik V. P., Ivaniuk A. A., Chang C.-H. Design and implementation of high-quality physical unclonable functions for hardware-oriented cryptography. Secure System Design and Trustable Computing. Switzerland, Springer, 2016, pp. 39–81. DOI: 10.1007/978-3-319-14971-4Ярмолик, В. Н. Физически неклонируемые функции / В. Н. Ярмолик, Ю. Г. Вашинко // Информатика. – 2011. – № 2(30). – С. 92–103.Yarmolik V. N., Vashinko Y. G. Fizicheski nekloniruemye funkcii [Physically unclonable functions]. Informatika [Informatics], 2011, no. 2(30), pp. 92–103 (in Russian).Иванюк, А. А. Проектирование встраиваемых цифровых устройств и систем / А. А. Иванюк. – Минск : Бестпринт, 2012. – 337 с.Ivaniuk A. A. Projektirovanie vstraivaemyh cifrovyh ustrojstv i system. Design of Embedded Digital Devices and Systems. Minsk, Bestprint, 2012, 337 p. (in Russian).Zalivaka, S. S. Reliable and modeling attack resistant authentication of arbiter PUF in FPGA implementation with trinary quadruple response / S. S. Zalivaka, A. A. Ivaniuk, Ch.-H. Chang // IEEE Transactions on Information Forensics and Security. – 2018. – Vol. 4, no. 14. – P. 1109–1123.Zalivaka S. S., Ivaniuk A. A., Chang Ch.-H. Reliable and modeling attack resistant authentication of arbiter PUF in FPGA implementation with trinary quadruple response. IEEE Transactions on Information Forensics and Security, 2018, vol. 4, no. 14, pp. 1109–1123. DOI: 10.1109/TIFS.2018.2870835Multi-valued arbiters for quality enhancement of PUF responses on FPGA implementation / S. S. Zalivaka [et al.] // Proc. IEEE/ACM Asia and South Pacific Design Automation Conf. – Macau, 2016. – P. 533–538.Zalivaka S. S., Puchkov A. V., Klybik V. P., Ivaniuk A. A., Chang C.-H. Multi-valued arbiters for quality enhancement of PUF responses on FPGA implementation. Proceedings IEEE/ACM Asia and South Pacific Design Automation Conference. Macau, 2016, pp. 533–538. DOI: 10.1109/ASPDAC.2016.7428066Quantitative and statistical performance evaluation of arbiter physical unclonable functions on FPGAs / Y. Hori [et al.] // Proc. Intern. Conf. "Reconfigurable Computing and FPGAs". – Mexico, 2010. – P. 298–303.Hori Y., Yoshida T., Katashita T., Satoh A. Quantitative and statistical performance evaluation of arbiter physical unclonable functions on FPGAs. Proceedings International Conference "Reconfigurable Computing and FPGAs". Mexico, 2010, pp. 298–303. DOI: 10.1109/ReConFig.2010.24Becker, G. T. On the pitfalls of using Arbiter-PUFs as building blocks / G. T. Becker // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. – 2015. – Vol. 34, no. 8. – P. 1295–1307.Becker G. T. On the pitfalls of using Arbiter-PUFs as building blocks. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2015, vol. 34, no. 8, pp. 1295–1307. DOI: 10.1109/TCAD.2015.2427259A technique to build a secret key in integrated circuits for identification and authentication applications / J. W. Lee [et al.] // Proc. of the IEEE VLSI Circuits Symp. (VLSI’04). – Honolulu, 2004. – P. 176–179.Lee J. W., Gassend B., Lim D., Suh G. E. A technique to build a secret key in integrated circuits for identification and authentication applications. Proceedings of the IEEE VLSI Circuits Symposium (VLSI’04). Honolulu, 2004, pp. 176–179. DOI: 10.1109/VLSIC.2004.1346548Morozov, S. An analysis of delay based PUF implementations on FPGA / S. Morozov, A. Maiti, P. Schaumont // Proc. Intern. Symp. "Applied Reconfigurable Computing". – Berlin, 2010. – P. 382–387.Morozov S., Maiti A., Schaumont P. An analysis of delay based PUF implementations on FPGA. Proceedings International Symposium "Applied Reconfigurable Computing". Berlin, 2010, pp. 382–387. DOI: 10.1007/978-3-642-12133-3_37Nexys 4 Artix-7 FPGA Trainer Board [Electronic resource]. – Mode of access: https:// store. digilentinc.com/nexys-4-artix-7-fpga-trainer-board-limited-time-see-nexys4-ddr. – Date of access: 20.11.2018.Nexys 4 Artix-7 FPGA Trainer Board. Available at: https:// store.digilentinc.com/nexys-4-artix-7-fpgatrainer-board-limited-time-see-nexys4-ddr (accessed 20.11.2018).7 Series FPGAs Data Sheet: Overview [Electronic resource]. – Mode of access: https:// www.xilinx.com/ support/documentation/data_sheets/ds180_7Series_Overview.pdf. – Date of access: 20.11.2018.7 Series FPGAs Data Sheet: Overview. Available at: https:// www.xilinx.com/support/documentation/ data_sheets/ds180_7Series_Overview.pdf (accessed 20.11.2018).Spartan-3E FPGA Family Data Sheety [Electronic resource]. – Mode of access: https:// www.xilinx.com/ support/documentation/data_sheets/ds312.pdf. – Date of access: 28.12.2018.Spartan-3E FPGA Family Data Sheety. Available at: https:// www.xilinx.com/support/documentation/ data_sheets/ds312.pdf (accessed 28.12.2018).ISE Design Suite [Electronic resource]. – Mode of access: https://www.xilinx.com/products/ design-tools/ise-design-suite.html. – Date of access: 20.11.2018.ISE Design Suite. Available at: https://www.xilinx.com/products/design-tools/ise-design-suite.html (accessed 20.11.2018).

The authors declare that there are no conflicts of interest present.