Перепроектирование КМОП СБИС средствами инструмента синтеза Yosys
https://doi.org/10.37661/1816-0301-2025-22-1-27-39
Аннотация
Цели. Рассматривается задача перепроектирования схемы транзисторного уровня, заданной в формате SPICE, в другом технологическом базисе. Целью статьи является разработка подхода к перепроектированию схем на основе использования средств программных пакетов автоматизации проектирования с открытым исходным кодом.
Методы. Предлагается метод, в основе которого лежат экстракция структуры на уровне логических элементов из плоского SPICE-описания транзисторной схемы и экспорт полученного иерархического SPICE-описания в программную среду открытого пакета синтеза Yosys. Целью экспорта являются преобразование описания логической сети в формате SPICE в описания на входных языках систем автоматизации проектирования, а также выполнение операций оптимизации и синтеза в среде Yosys.
Результаты. Для экспорта в ядро пакета Yosys логической сети, заданной в формате SPICE, была разработана программа на языке С++ с использованием классов пакета Yosys. Программа принимает и обрабатывает иерархическое SPICE-описание логической сети, переводя его в представление во внутреннем формате инструмента Yosys.
Заключение. Разработанная программа оформлена в виде программного модуля Yosys и интегрирована в его среду в качестве одной из команд. Над полученной модулем структурой логической сети могут быть выполнены все доступные в Yosys преобразования.
Об авторах
Д. И. Черемисинов
Объединенный институт проблем информатики Национальной академии наук Беларуси
Беларусь
Беларусь
Черемисинов Дмитрий Иванович - кандидат технических наук, доцент, ведущий научный сотрудник.
Ул. Сурганова, 6, Минск, 220012
Л. Д. Черемисинова
Объединенный институт проблем информатики Национальной академии наук Беларуси
Беларусь
Беларусь
Черемисинова Людмила Дмитриевна - доктор технических наук, профессор, главный научный сотрудник.
Ул. Сурганова, 6, Минск, 220012
Список литературы
1. Baker, R. J. CMOS Circuit Design, Layout, and Simulation / R. J. Baker. – Third ed. – Wiley-IEEE Press, 2010. – 1214 p.
2. Hunt, V. D. Reengineering: Leveraging the Power of Integrated Product Development / V. D. Hunt. – Wiley, 1993. – 283 p.
3. Черемисинов, Д. И. Извлечение сети логических элементов из КМОП-схемы транзисторного уровня / Д. И. Черемисинов, Л. Д. Черемисинова // Микроэлектроника. – 2019. – Т. 48, № 3. – С. 224–234. – DOI: 10.1134/S0544126919030037.
4. Yang, L. FROSTY: A program for fast extraction of high-level structural representation from circuit description for industrial CMOS circuits / L. Yang, C.-J. R. Shi // Integration the VLSI Journal. – 2006. – Vol. 39, no 4. – P. 311–339.
5. Ajayi, T. Toward an open-source digital flow: First learnings from the OpenROAD project / T. Ajayi, V. A. Chhabria, M. Fogaça [et al.] // Proc. of the 56th Annual Design Automation Conf. (DAC '19), Las Vegas, NV, USA, 02–06 June 2019. – Las Vegas, 2019. – Article 76. – P. 1–4.
6. Wolf, C. Yosys – a free verilog synthesis suite / C. Wolf, J. Glaser, J. Kepler // Proc. of the 21st Austrian Workshop on Microelectronics (Austrochip 2013), Linz, Austria, 10 Oct. 2013. – Linz, 2013. – URL: https://yosyshq.net/yosys/files/yosys-austrochip2013.pdf (date of access: 10.01.2025).
7. Ghazy, A. A. OpenLANE: The Open-Source Digital ASIC Implementation Flow / A. A. Ghazy, M. Shalan. – URL: https://woset-workshop.github.io/PDFs/2020/a21.pdf (date of access: 10.01.2025).
8. Бибило, П. Н. Логическое проектирование дискретных устройств с использованием продукционно-фреймовой модели представления знаний / П. Н. Бибило, В. И. Романов. – Минск : Беларус. навука, 2011. – 279 с.
9. Система логического проектирования функциональных блоков заказных КМОП СБИС с пониженным энергопотреблением / П. Н. Бибило, Н. А. Авдеев, С. Н. Кардаш [и др.] // Микроэлектроника. – 2018. – Т. 47, № 1. – С. 71–87.
10. Черемисинов, Д. И. Анализ и преобразование структурных описаний СБИС / Д. И. Черемисинов. – Минск : Беларус. навука, 2006. – 275 с.
11. Черемисинов, Д. И. Извлечение логических сетей при декомпиляции описаний КМОП-схем на уровне транзисторов / Д. И. Черемисинов, Л. Д. Черемисинова // Информатика. – 2024. − Т. 21, № 3. – С. 23–38.
Рецензия
Для цитирования:
Черемисинов Д.И., Черемисинова Л.Д. Перепроектирование КМОП СБИС средствами инструмента синтеза Yosys. Информатика. 2025;22(1):27-39. https://doi.org/10.37661/1816-0301-2025-22-1-27-39
For citation:
Cheremisinov D.I., Cheremisinova L.D. Redesigning CMOS VLSI using Yosys synthesis tool. Informatics. 2025;22(1):27-39. (In Russ.) https://doi.org/10.37661/1816-0301-2025-22-1-27-39
Просмотров:
389
Послать статью по эл. почте 