informИнформатикаInformatics1816-03012617-6963UIIP NASB10.37661/1816-0301-2025-22-1-27-39inform-1326Research ArticleЛОГИЧЕСКОЕ ПРОЕКТИРОВАНИЕLOGICAL DESIGNПерепроектирование КМОП СБИС средствами инструмента синтеза YosysRedesigning CMOS VLSI using Yosys synthesis toolЧеремисиновД. И.CheremisinovD. I.

Черемисинов Дмитрий Иванович - кандидат технических наук, доцент, ведущий научный сотрудник.

Ул. Сурганова, 6, Минск, 220012

Dmitry I. Cheremisinov - Ph. D. (Eng.), Assoc. Prof., Leading Researcher.

St. Surganova, 6, Minsk, 220012

cher@newman.bas-net.byЧеремисиноваЛ. Д.CheremisinovaL. D.

Черемисинова Людмила Дмитриевна - доктор технических наук, профессор, главный научный сотрудник.

Ул. Сурганова, 6, Минск, 220012

Ljudmila D. Cheremisinova - D. Sc. (Eng.), Prof., Chief Researcher.

St. Surganova, 6, Minsk, 220012

cld@newman.bas-net.byОбъединенный институт проблем информатики Национальной академии наук БеларусиThe United Institute of Informatics Problems of the National Academy of Sciences of Belarus2025310320252212739Copyright © Черемисинов Д.И., Черемисинова Л.Д., 20252025Черемисинов Д.И., Черемисинова Л.Д.Cheremisinov D.I., Cheremisinova L.D.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://inf.grid.by/jour/article/view/1326Цели

Цели. Рассматривается задача перепроектирования схемы транзисторного уровня, заданной в формате SPICE, в другом технологическом базисе. Целью статьи является разработка подхода к перепроектированию схем на основе использования средств программных пакетов автоматизации проектирования с открытым исходным кодом.

Методы

Методы. Предлагается метод, в основе которого лежат экстракция структуры на уровне логических элементов из плоского SPICE-описания транзисторной схемы и экспорт полученного иерархического SPICE-описания в программную среду открытого пакета синтеза Yosys. Целью экспорта являются преобразование описания логической сети в формате SPICE в описания на входных языках систем автоматизации проектирования, а также выполнение операций оптимизации и синтеза в среде Yosys.

Результаты

Результаты. Для экспорта в ядро пакета Yosys логической сети, заданной в формате SPICE, была разработана программа на языке С++ с использованием классов пакета Yosys. Программа принимает и обрабатывает иерархическое SPICE-описание логической сети, переводя его в представление во внутреннем формате инструмента Yosys.

Заключение

Заключение. Разработанная программа оформлена в виде программного модуля Yosys и интегрирована в его среду в качестве одной из команд. Над полученной модулем структурой логической сети могут быть выполнены все доступные в Yosys преобразования.

Objectives

Objectives. The problem of reverse engineering of a transistor level circuit specified in the SPICE format in a different technological basis is considered. The goal of the work is to develop an approach to redesigning circuits using open source design automation software packages.

Methods

Methods. A method is proposed based on extracting the structure at the level of logical elements from a flat SPICE description of a transistor circuit and exporting the resulting hierarchical SPICE description to the software environment of the open synthesis package Yosys. The purpose of the export is to transform the description of the logical network in the SPICE format into descriptions in the input languages of design automation systems, as well as to perform optimization and synthesis operations in the Yosys environment.

Results

Results. To export a logical network specified in the SPICE format to the core of the Yosys package, a program in C++ was developed using the classes of the Yosys package. The program accepts and processes the hierarchical SPICE description of the logical network, translating it into a representation in the internal format of the Yosys tool.

Conclusion

Conclusion. The developed program is designed as a Yosys program module and integrated into its environment as one of its commands. All the transformations available in Yosys can be performed on the logical network structure obtained by the module.

перепроектированиедекомпиляция транзисторных схемКМОП-схемыформат SPICEязык Verilogпакет Yosysreverse engineeringdecompilation of transistor circuitsCMOS circuitsSPICE formatlanguage Verilogpackage YosysReferencesBaker, R. J. CMOS Circuit Design, Layout, and Simulation / R. J. Baker. – Third ed. – Wiley-IEEE Press, 2010. – 1214 p.Baker R. J. CMOS Circuit Design, Layout, and Simulation, third edition. Wiley-IEEE Press, 2010, 1214 p.Hunt, V. D. Reengineering: Leveraging the Power of Integrated Product Development / V. D. Hunt. – Wiley, 1993. – 283 p.Hunt V. D. Reengineering: Leveraging the Power of Integrated Product Development. Wiley, 1993, 283 p.Черемисинов, Д. И. Извлечение сети логических элементов из КМОП-схемы транзисторного уровня / Д. И. Черемисинов, Л. Д. Черемисинова // Микроэлектроника. – 2019. – Т. 48, № 3. – С. 224–234. – DOI: 10.1134/S0544126919030037.Cheremisinov D. I., Cheremisinova L. D. Extracting a logic gate network from a transistor-level CMOS circuit. Mikrojelektronika [Russian Microelectronics], 2019, vol. 48, no. 3, рр. 224–234 (In Russ.). DOI: 10.1134/S0544126919030037.Yang, L. FROSTY: A program for fast extraction of high-level structural representation from circuit description for industrial CMOS circuits / L. Yang, C.-J. R. Shi // Integration the VLSI Journal. – 2006. – Vol. 39, no 4. – P. 311–339.Yang L., Shi C.-J. R. FROSTY: A program for fast extraction of high-level structural representation from circuit description for industrial CMOS circuits. Integration the VLSI Journal, 2006, vol. 39, no 4, рр. 311–339.Ajayi, T. Toward an open-source digital flow: First learnings from the OpenROAD project / T. Ajayi, V. A. Chhabria, M. Fogaça [et al.] // Proc. of the 56th Annual Design Automation Conf. (DAC '19), Las Vegas, NV, USA, 02–06 June 2019. – Las Vegas, 2019. – Article 76. – P. 1–4.Ajayi T., Chhabria V. A., Fogaça M., Hashemi S., Hosny A., …, Xu B. Toward an open-source digital flow: First learnings from the OpenROAD project. Proceedings of the 56th Annual Design Automation Conference (DAC '19), Las Vegas, NV, USA, 02–06 June 2019. Las Vegas, 2019, article 76, рр. 1–4.Wolf, C. Yosys – a free verilog synthesis suite / C. Wolf, J. Glaser, J. Kepler // Proc. of the 21st Austrian Workshop on Microelectronics (Austrochip 2013), Linz, Austria, 10 Oct. 2013. – Linz, 2013. – URL: https://yosyshq.net/yosys/files/yosys-austrochip2013.pdf (date of access: 10.01.2025).Wolf C., Glaser J., Kepler J. Yosys – a free verilog synthesis suite. Proceedings of the 21st Austrian Workshop on Microelectronics (Austrochip 2013), Linz, Austria, 10 October 2013. Linz, 2013. Available at: https://yosyshq.net/yosys/files/yosys-austrochip2013.pdf (accessed 10.01.2025).Ghazy, A. A. OpenLANE: The Open-Source Digital ASIC Implementation Flow / A. A. Ghazy, M. Shalan. – URL: https://woset-workshop.github.io/PDFs/2020/a21.pdf (date of access: 10.01.2025).Ghazy A. A., Shalan M. OpenLANE: The Open-Source Digital ASIC Implementation Flow. Available at: https://woset-workshop.github.io/PDFs/2020/a21.pdf (accessed 10.01.2025).Бибило, П. Н. Логическое проектирование дискретных устройств с использованием продукционно-фреймовой модели представления знаний / П. Н. Бибило, В. И. Романов. – Минск : Беларус. навука, 2011. – 279 с.Bibilo P. N., Romanov V. I. Logicheskoye proyektirovaniye diskretnykh ustroystv s ispol'zovaniyem produktsionno-freymovoy modeli predstavleniya znaniy. Logical Design of Discrete Devices Using a Production-Frame Model of Knowledge Representation. Minsk, Belaruskaja navuka, 2011, 279 p. (In Russ.).Система логического проектирования функциональных блоков заказных КМОП СБИС с пониженным энергопотреблением / П. Н. Бибило, Н. А. Авдеев, С. Н. Кардаш [и др.] // Микроэлектроника. – 2018. – Т. 47, № 1. – С. 71–87.Bibilo P. N., Avdeev N. A., Kardash S. N., Kirienko N. A., Lankevich Ju. Ju., …, Cheremisinova L. D. A system for logical design of custom CMOS VLSI functional blocks with reduced power consumption. Mikrojelektronika [Russian Microelectronics], 2018, vol. 47, no. 1, pp. 65–81 (In Russ.).Черемисинов, Д. И. Анализ и преобразование структурных описаний СБИС / Д. И. Черемисинов. – Минск : Беларус. навука, 2006. – 275 с.Cheremisinov D. I. Analiz i preobrazovaniye strukturnykh opisaniy SBIS. Analysis and Transformation of VLSI Structural Descriptions. Minsk, Belaruskaja navuka, 2006, 275 p. (In Russ.).Черемисинов, Д. И. Извлечение логических сетей при декомпиляции описаний КМОП-схем на уровне транзисторов / Д. И. Черемисинов, Л. Д. Черемисинова // Информатика. – 2024. − Т. 21, № 3. – С. 23–38.Cheremisinov D. I., Cheremisinova L. D. Extraction of logical networks during decompiling transistor-level CMOS circuit descriptions. Informatika [Informatics], 2024, vol. 21, no. 3, pp. 23−38 (In Russ.). DOI: 10.37661/1816-0301-2024-21-3-23-38.

The authors declare that there are no conflicts of interest present.