Формальная модель описания и условия обнаружения связных неисправностей взаимного влияния запоминающих устройств

Цели. Целью работы являются разработка и анализ формальной модели описания сложных связных неисправностей взаимного влияния запоминающих устройств и формулировка необходимых и достаточных условий их обнаружения. Актуальность данных исследований заключается в том, что современные запоминающие устройства, характеризующиеся большим объемом хранимых данных и изготовленные по новейшим технологическим нормам, отличаются проявлением в них сложных разновидностей неисправностей.

Методы. Результаты исследования основаны на классической теории и практике однократных маршевых тестов (March tests) запоминающих устройств. В частности, в работе используются формальные математические модели описания неисправностей памяти и показывается их ограниченность для представления связных неисправностей взаимного влияния. Главная идея предлагаемого авторами подхода заключается в применении нового формального описания подобных неисправностей, ключевым элементом которого является использование ролей, выполняемых ячейками запоминающего устройства, участвующими в неисправности.

Результаты. Определены три основные роли, которые выполняют ячейки связной неисправности взаимного влияния, а именно: роль агрессора (A), роль жертвы (V), а также роль, включающая роли жертвы и агрессора (B), выполняемые двумя ячейками одновременно по отношению друг к другу. Показано, что сценарий реализации ролей ячеек неисправности памяти определяется применяемым маршевым тестом и в первую очередь используемой им адресной последовательностью обращения к ячейкам. Приведена процедура построения формальной модели связной неисправности, основу которой составляют роли, выполняемые ячейками, входящими в неисправность, и сценарий, задаваемый тестом. На базе нового формального описания связных неисправностей взаимного влияния сформулировано утверждение, определяющее необходимые и достаточные условия обнаружения подобных неисправностей. Показывается наличие необнаруживаемых неисправностей взаимного влияния и определяется возможность их обнаружения в рамках многократных маршевых тестов. Проведенные экспериментальные исследования подтвердили справедливость сформулированных положений статьи. На базе классического примера связной неисправности взаимного влияния показано выполнение необходимых и достаточных условий ее обнаружения однократным маршевым тестом.

Заключение. Результаты исследований подтверждают, что предложенная формальная математическая модель описания связных неисправностей взаимного влияния позволяет идентифицировать их покрытие маршевыми тестами. В рамках предложенной модели определяются необходимые и достаточные условия обнаружения связных неисправностей взаимного влияния маршевыми тестами, покрывающими одиночные связные неисправности.

1. Lee, K. Coverage re-evaluation of memory test algorithms with physical memory characteristics / K. Lee, J. Kim, S. Baeg // IEEE Access. – 2021. – Vol. 9. – P. 124632–124639.

2. Goor, A. J. Testing Semiconductor Memories, Theory and Practice / A. J. Goor. – Chichester, UK : John Wiley & Sons, 1991. – 536 p.

3. Ярмолик, С. В Маршевые тесты для тестирования ОЗУ / С. В. Ярмолик, А. П. Занкович, А. А. Иванюк. – Saarbrücken, Germany : LAP Lambert Academic Publishing, 2012. – 302 с.

4. Неразрушающее тестирование запоминающих устройств / В. Н. Ярмолик [и др.]. – Минск : Бестпринт, 2005. – 230 с.

5. Cascaval, P. Efficient march test for 3-coupling faults in random access memories / P. Cascaval, S. Bennett // Microprocessors and Microsystems. – 2001. – Vol. 24, no. 10. – P. 501–509.

6. Caşcaval, P. March test algorithm for unlinked static reduced three-cell coupling faults in random-access memories / P. Caşcaval, D. Caşcaval // Microelectronics J. – 2019. – Vol. 93, iss. C. – Art. 104619.

7. Cockburn, B. E. Synthesized transparent BIST for detecting scrambled pattern-sensitive faults in RAMs / B. E. Cockburn, Y. F. Sat // Proc. of the IEEE Intern. Test Conf., Washington, DC, USA, 21–25 Oct. 1995. – Washington, DC, USA, 1995. – P. 23–32.

8. Cockburn, B. E. Deterministic tests for detecting single V-coupling faults in RAMs / B. E. Cockburn // J. of Electronic Testing: Theory and Applications. – 1994. – Vol. 5, no. 1. – P. 91–113.

9. Mikitjuk, V. G. RAM testing algorithm for detection multiple linked faults / V. G. Mikitujk, V. N. Yarmolik // Proc. of the 1996 European Design and Test Conf. (ED&TC’96), Paris, France, 11–14 Mar. 1996. – Paris, France, 1996. – P. 435–440.

10. March LR: a test for realistic linked faults / A. J. Goor [et al.] // Proc. of the 14 th VLSI Test Symp., Princeton, NJ, USA, 28 Apr. – 01 May 1996. – Princeton, NJ, USA, 1996. – P. 272–280.

11. March LA: a test for linked memory faults / A. J. Goor [et al.] // Proc. of the 1997 European Design and Test Conf. (ED&TC’97), Paris, France, 17–20 Mar. 1997. – Paris, France, 1997. – P. 627.

12. Modified March MSS for unlinked dynamic faults detection / L. W. Ying [et al.] // Proc. of the IEEE 20th Student Conf. on Research and Development (SCOReD), Bangi, Malaysia, 08–09 Nov. 2022. – Bangi, Malaysia, 2022. – P. 68–72.

13. Chou, C.-W. Testing inter-word coupling faults of wide I/O DRAMs / C.-W. Chou, Y.-X. Chen, J.-F. Li // Proc. of the 2015 IEEE 24th Asian Test Symp., Mumbai, India, 22–25 Nov. 2015. – Mumbai, India, 2015. – P. 22–25.

14. Manasa, R. Implementation of BIST technology using March-LR algorithm / R. Manasa, R. Verma, D. Koppad // Proc. of the 2019 4th Intern. Conf. on Recent Trends on Electronics Information Communication & Technology (RTEICT), Bangalore, India, 17–18 May 2019. – Bangalore, India, 2019. – P. 1208–1212.

15. Implementation of minimized March SR algorithm in a memory BIST controller / A. Z. Jidin [et al.] // J. of Engineering and Technology. – 2022. – Vol. 13, no. 2. − P. 1−14.

16. Ярмолик, В. Н. Контроль и диагностика цифровых устройств ЭВМ / В. Н. Ярмолик. – Минск : Наука и техника, 1988. – 240 с.

17. Sokol, B. Address sequence for march tests to detect pattern sensitive faults / B. Sokol, S. V. Yarmolik // Proc. of 3rd IEEE Intern. Workshop on Electronic Design Test and Applications (DELTA’06), Kuala Lumpur, Malaysia, 17–19 Jan. 2006. – Kuala Lumpur, Malaysia, 2006. – P. 354–357.

18. Sokol, B. Impact of the address changing on the detection of pattern sensitive faults / B. Sokol, I. Mrozek, V. N. Yarmolik // Information Processing and Security Systems. – London : Springer Science + Business Media, Inc., 2005. – P. 217–226.

19. Yarmolik, S. V. Address sequences and backgrounds with different Hamming distance for multiple run March tests / S. V. Yarmolik // IEEE Intern. J. of Applied Mathematics and Computer Science. – 2008. – Vol. 18, no. 3. − P. 329−339.

20. Mrozek, I. Multi-run Memory Tests for Pattern Sensitive Faults / I. Mrozek. – Cham : Springer International Publishing AG, 2019. – 135 p.

21. Построение и применение маршевых тестов для обнаружения кодочувствительных неисправностей запоминающих устройств / В. Н. Ярмолик [и др.] // Информатика. – 2021. – № 1(18). – С. 25–42.