Preview

Информатика

Расширенный поиск

Построение и применение маршевых тестов для обнаружения кодочувствительных неисправностей запоминающих устройств

https://doi.org/10.37661/1816-0301-2021-18-1-25-42

Полный текст:

Аннотация

Показывается актуальность задачи тестирования запоминающих устройств современных вычислительных систем. Исследуются математические модели неисправностей запоминающих устройств и используемые методы тестирования наиболее сложных из них на базе классических маршевых тестов. Выделяются пассивные кодочувствительные неисправности (PNPSFk), в которых участвуют произвольные k из N ячеек памяти, где k << N, а N представляет собой емкость памяти в битах. Для этих неисправностей приводятся аналитические выражения минимальной и максимальной полноты покрытия, которые достижимы в рамках маршевых тестов. Определяется понятие примитива, описывающего в терминах элементов маршевого теста условия активизации и обнаружения неисправностей PNPSFk запоминающих устройств. Приводятся примеры построения маршевых тестов, имеющих максимальную полноту покрытия, а также маршевых тестов с минимальной временной сложностью, равной 18N. Исследуется эффективность однократного применения тестов типа MATS++, March C− и March PS для различного количества k ≤ 9 ячеек памяти, участвующих в неисправности PNPSFk. Обосновывается применимость многократного тестирования с изменяемыми адресными последовательностями, в качестве которых предлагается применять случайные последовательности адресов. Приводятся аналитические выражения для полноты покрытия сложных неисправностей PNPSFk в зависимости от кратности теста. Кроме того, даются оценки среднего значения кратности тестов MATS++, March C− и March PS, полученные на основании математической модели, которая описывает задачу собирателя купонов, и обеспечивающие обнаружение всех k2k неисправностей PNPSFk. Экспериментально показывается справедливость аналитических оценок и подтверждается высокая эффективность обнаружения неисправностей PNPSFk тестами типа March PS.

Об авторах

В. Н. Ярмолик
Белорусский государственный университет информатики и радиоэлектроники
Беларусь

Ярмолик Вячеслав Николаевич, доктор технических наук, профессор

ул. П. Бровки, 6, 220013, Минск



В. А. Леванцевич
Белорусский государственный университет информатики и радиоэлектроники
Беларусь

Леванцевич Владимир Александрович, магистр технических наук, старший преподаватель

ул. П. Бровки, 6, 220013, Минск



Д. В. Деменковец
Белорусский государственный университет информатики и радиоэлектроники
Беларусь

Деменковец Денис Викторович, магистр технических
наук, старший преподаватель

ул. П. Бровки, 6, 220013, Минск



И. Мрозек
Белостоцкий технический университет
Польша

Мрозек Иренеуш, доктор, адъюнкт

ул. Вейска, 45A, 15-351, Белосток



Список литературы

1. The International Technology Roadmap for Semiconductors: 2003 Edition. – San Jose, CA, USA, Semiconductor Industry Association, 2003. – 65 p.

2. Sharma, A. K. Advanced Semiconductor Memories: Architectures, Designs, and Applications / A. K. Sharma. – London : John Wiley & Sons, 2003. – 652 р.

3. Wang, L.-T. VLSI Test Principles and Architectures: Design for Testability / L.-T. Wang, C.-W. Wu, X. Wen. – Amsterdam : Elsevier, 2006. – 808 p.

4. Bushnell, M. L. Essentials of Electronic Testing for Digital, Memory & Mixed-Signal VLSI Circuits / M. L. Bushnell, V. D. Agrawal. – N. Y., USA : Kluwer Academic Publishers, 2000. – 690 p.

5. Ярмолик, В. Н. Контроль и диагностика вычислительных систем / В. Н. Ярмолик. – Минск : Бест-принт, 2019. – 387 с.

6. Goor, A. J. Testing Semiconductor Memories: Theory and Practice / A. J. Goor. – Chichester, UK : John Wiley & Sons, 1991. – 536 p.

7. Hayes, J. P. Detection of pattern-sensitive faults in random access memories / J. P. Hayes // IEEE Transactions on Computer. − 1975. − Vol. 24, no. 2. − P. 150−157.

8. Anderson, K. Device manufacturers test problems / K. Anderson // Proc. of IEEE Semiconductor Test Symp. − Cherry Hill, NJ, USA, 1972. – P. 17–26.

9. Suk, D. S. Test procedures for a class of pattern-sensitive faults in semiconductor random-access memories / D. S. Suk, S. M. Reddy // IEEE Transactions on Computer. − 1980. − Vol. 29, no. 6. − P. 419−429.

10. Hayes, J. P. Testing memories for single-cell pattern-sensitive fault / J. P. Hayes // IEEE Transactions on Computer. − 1980. − Vol. 29, no. 3. − P. 249−254.

11. Cheng, K.-L. Efficient neighborhood pattern-sensitive fault test algorithms for semiconductor memories / K.-L. Cheng, M.-F. Tsai, C. T. Wu // Proc. of 19th IEEE VLSI Test Symp. − Marina Del Rey, CA, USA, 2001. − P. 225−237.

12. Cheng, K.-L. Neighborhood pattern-sensitive fault testing and diagnostics for random-access memories / K.-L. Cheng, M.-F. Tsai, C. T. Wu // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. − 2002. − Vol. 21, no. 11. − P. 284−267.

13. Cascaval, P. Efficient march test for 3-coupling faults in random access memories / P. Cascaval, S. Bennett // Microprocessors and Microsystems. − 2001. − Vol. 24, no. 10. − P. 501−509.

14. Kang, D.-C. An efficient built-in self-test algorithm for neighborhood pattern sensitive faults in high-density memories / D.-C. Kang, S.-B. Cho // Proc. of 4th Korea-Russia Intern. Symp. (KORUS 2000). − Ulsan, South Korea, 2000. – Vol. 2. – P. 218–223.

15. Cockburn, B. F. Deterministic tests for detecting scrambled pattern-sensitive faults in RAMs / B. F. Cockburn // Proc. IEEE Intern. Workshop Memory Technology Design and Testing (MTDT). − San Jose, CA, USA, 1995. – P. 117–122.

16. Ярмолик, В. Н. Псевдоисчерпывающее тестирование запоминающих устройств на базе маршевых тестов типа March A / B. Н. Ярмолик, И. Мрозек, С. В. Ярмолик // Информатика. – 2020. − № 2(17). − С. 54−70.

17. Ярмолик, С. В. Маршевые тесты для самотестирования ОЗУ / С. В. Ярмолик, А. П. Занкович, А. А. Иванюк. – Минск : Бестпринт, 2009. – 270 с.

18. Franklin, M. A built in self-test algorithm for row/column pattern sensitive faults in RAMs / M. Franklin, K. Saluja, K. Kinoshita // IEEE J. of Solid-State Circuits. – 1990. − Vol. 25, no. 2. − P. 514−524.

19. Sfikas, Y. Physical design oriented DRAM neighborhood pattern sensitive fault testing / Y. Sfikas, Y. Tsiatouhas // Proc. of 12th Intern. Symp. on Design and Diagnostics of Electronic Circuits & Systems (DDECS). − Liberec, Czech Republic, 2009. − P. 108−113.

20. Parallel testing of multi-port static random access memories / F. Karimi [et al.] // Microelectronics J. – 2003. − Vol. 34, no. 1. − P. 3−21.

21. Min, D.-S. Multiple twisted data line techniques for coupling noise reduction in embedded DRAMS / D-S. Min, D. Langer // IEEE Custom Integrated Circuits Conf. – San Diego, CA, USA, 1999. − P. 231−234.

22. Kang, D.-C. An efficient built-in self-test algorithm for neighborhood pattern and bit-line-sensitive faults in high density memories / D.-C. Kang, S. M. Park, S.-B. Cho // ETRI J. – 2004. − Vol. 26, no. 6. − P. 520−534.

23. Goor, A. J. van de. Disturb neighborhood pattern sensitive fault / A. J. van de Goor, I. B. S. Tlili // IEEE Intern. VLSI Test Symp. – San Diego, CA, USA, 1997. − P. 37−45.

24. Yarmolik, V. N. Transparent memory testing for pattern-sensitive faults / V. N. Yarmolik, M. G. Karpovsky // Proc. of Intern. Test Conf. – Washington DC, USA, 1994. – P. 860–869.

25. Cockburn, B. E. Synthesized transparent BIST for detecting scrambled pattern-sensitive faults in RAMs / B. E. Cockburn, Y. F. Sat // Proc. of the IEEE Intern. Test Conf. – Washington DC, USA, 1995. – P. 23–32.

26. Yarmolik, V. March PS(23N) test for DRAM pattern-sensitive faults / V. Yarmolik, Y. Klimets, S. Demidenko // Proc. Seventh IEEE Asian Test Symp. (ATS). – Singapore, 1998. – P. 354–357.

27. Mrozek, I. Multi-run Memory Tests for Pattern Sensitive Faults / I. Mrozek. – Cham : Springer International Publishing AG, 2019. – 135 p.

28. Nicolaidis, M. Transparent BIST for RAMs / M. Nicolaidis // Proc. IEEE Intern. Test Conf. – Washington DC, USA, 1992. – P. 598–607.

29. Неразрушающее тестирование запоминающих устройств / В. Н. Ярмолик [и др.]. – Минск : Бест-принт, 2005. – 230 с.

30. Ярмолик, В. Н. Псевдоисчерпывающее тестирование запоминающих устройств на базе многократных маршевых тестов / В. Н. Ярмолик, И. Мрозек, В. А. Леванцевич // Информатика. – 2018. – № 1(15). – C. 110–121.

31. Das, D. Exhaustive and near-exhaustive memory testing techniques and their BIST implementations / D. Das, M. G. Karpovsky // J. of Electronic Testing. – 1997. – Vol. 10. – P. 215–229.

32. Ярмолик, С. В. Итеративные почти псевдоисчерпывающие вероятностные тесты / С. В. Ярмолик, В. Н. Ярмолик // Информатика. – 2010. − № 2(26). − С. 66−75.

33. Niggemeyer, D. Integration of non-classical faults in standard march tests / D. Niggemeyer, M. Redeker, J. Otterstedt // Proc. IEEE Intern. Workshop on Memory Technology, Design and Testing. – San Jose, USA, 1998. – P. 91–96.

34. Ярмолик, В. Н. Адресные последовательности для многократного тестирования ОЗУ / В. Н. Ярмолик, С. В. Ярмолик // Информатика. – 2014. – № 2(42). – C. 124–136.

35. Ярмолик, С. В. Многократные неразрушающие маршевые тесты с изменяемыми адресными последовательностями / С. В. Ярмолик, В. Н. Ярмолик // Автоматика и телемеханика. – 2007. – № 2. – С. 21–30.

36. Flajolet, P. Birthday paradox, coupon collectors, caching algorithms and self-organizing search / P. Flajolet, D. Gardy, L. Thimonier // Discrete Applied Mathematics. – Vol. 39, no. 3 − P. 207−229.


Для цитирования:


Ярмолик В.Н., Леванцевич В.А., Деменковец Д.В., Мрозек И. Построение и применение маршевых тестов для обнаружения кодочувствительных неисправностей запоминающих устройств. Информатика. 2021;18(1):25-42. https://doi.org/10.37661/1816-0301-2021-18-1-25-42

For citation:


Yarmolik V.N., Levantsevich V.A., Demenkovets D.V., Mrozek I. Construction and application of march tests for pattern sensitive memory faults detection. Informatics. 2021;18(1):25-42. (In Russ.) https://doi.org/10.37661/1816-0301-2021-18-1-25-42

Просмотров: 83


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 1816-0301 (Print)
ISSN 2617-6963 (Online)