EMPLOYING COMPLEXITY ESTIMATES OF BINARY DECISION DIAGRAMS IN THE SYNTHESIS OF LOGICAL CIRCUITS
Abstract
A formula is suggested to evaluate the area of a logical circuit that is built in a given library of logical elements according to the BDD (Binary Decision Diagram) representation of a system of Boolean functions. The experimental results of synthesis of combinational logical circuits from the minimized BDD representations in the design library of custom CMOS VLSI circuits are described.
About the Authors
N. A. Avdeev
Объединенный институт проблем информатики НАН Беларуси
Belarus
Belarus
P. N. Bibilo
Объединенный институт проблем информатики НАН Беларуси
Belarus
Belarus
References
1. Meinel, C. Algorithms and Data Structures in VLSI Design: OBDD – Foundations and Applications / C. Meinel, T. Theobald. – Berlin, Heidelberg : Springer-Verlag, 1998. – 267 p.
2. Бибило, П.Н. Алгоритм построения диаграммы двоичного выбора для системы полностью определенных булевых функций / П.Н. Бибило, П.В. Леончик // Управляющие системы и машины. – 2009. – № 6. – С. 42–49.
3. Бибило, П.Н. Логическое проектирование дискретных устройств с использованием продукционно-фреймовой модели представления знаний / П.Н. Бибило, В.И. Романов. – Минск : Беларус. навука, 2011. – 279 с.
4. Кнут, Д.Э. Искусство программирования / Д.Э. Кнут. – М. : Вильямс, 2013. – Т. 4, А : Комбинаторные алгоритмы, ч. 1. – 960 с.
5. Ishiura, N. Minimization of Binary Decision Diagrams Based on Exchanges of Variables / N. Ishiura, H. Sawada, S. Yajima // IEEE Intern. Conf. Computer-Aided Design (ICCAD–1991). – USA, 1991. – P. 472–475.
6. Raseen, M. An efficient estimation of the ROBDDs complexity / M. Raseen, P.W. Chandana Prasad, A. Assi // Integration, the VLSI Journal. – 2006. – Vol. 39, № 3. – P. 211–228.
7. Бибило, П.Н. Оценка энергопотребления логических КМОП-схем по их переключательной активности / П.Н. Бибило, Н.А. Кириенко // Микроэлектроника. – 2012. – № 1. – C. 65 – 77.
8. Espresso examples [Electronic resource]. – Mode of access : http://www1.cs.columbia.edu/~ cs6861/sis/espresso-examples/ex. – Date of access : 25.03.2015.
9. Поляков, А.К. Языки VHDL и VERILOG в проектировании цифровой аппаратуры / А.К. Поляков. – М. : СОЛОН-Пресс, 2003. – 320 с.
Review
For citations:
Avdeev N.A., Bibilo P.N. EMPLOYING COMPLEXITY ESTIMATES OF BINARY DECISION DIAGRAMS IN THE SYNTHESIS OF LOGICAL CIRCUITS. Informatics. 2015;(2):85-93. (In Russ.)
Views: 758
Email this article 