Извлечение логических сетей при декомпиляции описаний КМОП-схем на уровне транзисторов

Цели. Рассматривается проблема восстановления функционального описания цифровых устройств СБИС, представленных на транзисторном уровне. Целью исследования является разработка метода и программных средств выделения блоков, представляющих логические сети, из двухуровневых описаний КМОП-схем на транзисторном уровне, которые были получены в результате распознавания (экстракции) подсхем, реализующих логические элементы.

Методы. Предлагаются графовые методы и программные средства извлечения связных блоков, представляющих логические сети, из двухуровневых описаний транзисторных схем в формате SPICE. В графовой интерпретации задача сводится к построению помеченного ориентированного графа логической сети, исходя из помеченного неориентированного двудольного графа, задающего двухуровневое описание транзисторной схемы.

Результаты. Предложенный метод позволяет выделить лексикографически ранжируемые логические сети, от которых производится переход к логическим уравнениям, задающим функции, реализуемые на выходных полюсах полученных сетей. Разработаны программные средства, которые обеспечивают генерацию иерархического описания в формате SPICE, реализующего исходную схему на транзисторном уровне, а также описания выделенных логических сетей на языке SF иерархических структурно-функциональных описаний дискретных устройств и на языках высокого уровня (VHDL и Verilog).

Заключение. Разработанные программные средства включены в программу декомпиляции транзисторных КМОП-схем и протестированы в ее составе на практических примерах схем транзисторного уровня. В работе приведены примеры обратного инжиниринга некоторых практических транзисторных схем.

1. Baker, R. J. CMOS Circuit Design, Layout, and Simulation / R. J. Baker. – Third ed. – Wiley-IEEE Press, 2010. – 1214 p.

2. Abadir, M. S. An improved layout verification algorithm (LAVA) / M. S. Abadir, J. Ferguson // Proc. of the European Design Automation Conf., Glasgow, UK, 12–15 Mar. 1990. – Glasgow, 1990. – P. 391–395.

3. Hunt, V. D. Reengineering: Leveraging the Power of Integrated Product Development / V. D. Hunt. – Wiley, 1993. – 283 p.

4. Rostami, M. A primer on hardware security: Models, methods, and metrics / M. Rostami, F. Koushanfar, R. Karri // Proceedings of the IEEE. – 2014. – Vol. 102, no. 8. – P. 1283–1295.

5. Tehranipoor, M. A survey of hardware trojan taxonomy and detection / M. Tehranipoor, F. Koushanfar // IEEE Design & Test of Computers. – 2010. – Vol. 27, no. 1. – P. 10–25.

6. Белоус, А. И. Основы кибербезопасности. Стандарты, концепции, методы и средства обеспечения / А. И. Белоус, В. А. Солодуха. – М. : Техносфера, 2021. – 482 с.

7. Черемисинов, Д. И. Извлечение сети логических элементов из КМОП-схемы транзисторного уровня / Д. И. Черемисинов, Л. Д. Черемисинова // Микроэлектроника. – 2019. – Т. 48, № 3. – С. 224–234. https://doi.org/10.1134/S0544126919030037

8. Yang, L. FROSTY: A program for fast extraction of high-level structural representation from circuit description for industrial CMOS circuits / L. Yang, C.-J. R. Shi // Integration the VLSI J. – 2006. – Vol. 39, no 4. – P. 311–339.

9. Zhang, N. The subcircuit extraction problem / N. Zhang, D. C. Wunsch, F. Harary // Proc. IEEE Intern. Behavioral Modeling and Simulation Workshop. – 2005. – Vol. 33(3). – P. 22–25.

10. Han, M. Efficient Subgraph Matching: Harmonizing Dynamic Programming, Adaptive Matching Order, and Failing Set Together / M. Han, H. Kim, G. Gu // Proc. of Intern. Conf. on Management of Data (SIGMOD '19), Amsterdam, Netherlands, 30 June – 5 July 2019. – Amsterdam, 2019. – P. 1429–1446.

11. Черемисинов, Д. И. Канонизация графов при декомпиляции транзисторных схем / Д. И. Черемисинов, Л. Д. Черемисинова // Информатика. – 2022. − Т. 19, № 3. – С. 25–39. https://doi.org/10.37661/1816-0301-2022-19-3-25-39

12. Черемисинов, Д. И. Распознавание логических вентилей в плоской транзисторной схеме / Д. И. Черемисинов, Л. Д. Черемисинова // Информатика. – 2021. – Т. 18, № 4. – С. 96–107. https://doi.org/10.37661/1816-0301-2021-18-4-96-107.

13. Бибило, П. Н. Логическое проектирование дискретных устройств с использованием продукционно-фреймовой модели представления знаний / П. Н. Бибило, В. И. Романов. – Минск : Беларус. навука, 2011. – 279 с.

14. Система логического проектирования функциональных блоков заказных КМОП СБИС с пониженным энергопотреблением / П. Н. Бибило [и др.] // Микроэлектроника. – 2018. – Т. 47, № 1. – С. 72–88.

15. Рабаи, Ж. М. Цифровые интегральные схемы. Методология проектирования : пер с англ. / Ж. М. Рабаи, А. Чандраксан, Б. Николич. – Изд. 2-е. – М. : Вильямс, 2007. – 912 с.

16. Черемисинов, Д. И. Распознавание логических структур на основе проходных транзисторов в КМОП-схеме / Д. И. Черемисинов, Л. Д. Черемисинова // Информационные технологии и системы 2023 (ИТС 2023) = Information Technologies and Systems 2023 (ITS 2023) : материалы Междунар. науч. конф., Минск, Беларусь, 22 нояб. 2023 г. – Минск : БГУИР, 2023. – С. 113–114.

17. Черемисинов, Д. И. Анализ и преобразование структурных описаний СБИС / Д. И. Черемисинов. – Минск : Беларуская навука, 2006. – 275 с.

18. Черемисинов, Д. И. Верификация логических схем из КМОП-транзисторов / Д. И. Черемисинов, Л. Д. Черемисинова // Новые информационные технологии в исследовании сложных структур : материалы 13-й Междунар. конф., 7–9 сент. 2020 г. – Томск : Изд. дом Томского гос. ун-та, 2020. – С. 150–151.