Синтез самопроверяемых схем встроенного контроля на основе метода логического дополнения до равновесного кода «2 из 4»

Исследуются особенности синтеза самопроверяемых схем встроенного контроля по методу логического дополнения на основе равновесного кода «2 из 4». Описываются особенности реализации схем встроенного контроля по методу логического дополнения. Отмечается возможность синтеза структур дискретных устройств, имеющих меньшую структурную избыточность, чем при реализации схемы контроля по методу дублирования. Эффект в снижении структурной избыточности достигается за счет минимизации сложности технической реализации блока контрольной логики и использования более простых по своим структурам тестеров, чем компаратор в системе дублирования. Предлагается способ организации схемы встроенного контроля, основанный на доопределении значений контрольных функций с учетом обеспечения тестируемости элементов сложения по модулю два в блоке логического дополнения и тестера кода «2 из 4».

самопроверяемая схема встроенного контроля, метод логического дополнения, равновесный код «2 из 4», тестер, элемент сложения по модулю два, тестируемость компонентов

1. Согомонян, Е. С. Самопроверяемые устройства и отказоустойчивые системы / Е. С. Согомонян, Е. В. Слабаков. - М. : Радио и связь, 1989. - 208 с.

2. Nicolaidis, M. On-line testing for VLSI: state of the art and trends / M. Nicolaidis // Integration, the VLSI Journal. -1998. - Vol. 26, iss. 1-2. - P. 197-209.

3. Lala, P. K. Self-Checking and Fault-Tolerant Digital Design / P. K. Lala. - San Francisco : Morgan Kaufmann Publishers, 2001. - 216 p.

4. New Methods of Concurrent Checking / M. Gоessel [et al.]. - Ed. 1. - Dordrecht : Springer Science+Business Media B.V., 2008. - 184 p.

5. Goessel, M. Error Detection Circuits / M. Goessel, S. Graf. - London : McGraw-Hill, 1994. - 261 p.

6. Новые структуры систем функционального контроля логических схем / В. В. Сапожников [и др.] // Автоматика и телемеханика. - 2017. - № 2. - С. 127-143.

7. Borecky, J. Parity driven reconfigurable duplex system / J. Borecky, M. Kohllk, H. Kubatova // Microprocessors and Microsystems. - 2017. - Vol. 52. - P. 251-260.

8. Self-checking comparator with one periodic output / S. Kundu [et al.] // IEEE Transactions on Computers. - 1996. -Vol. 45, iss. 3. - P. 379-380.

9. Metra, C. Highly testable and compact single output comparator / C. Metra, M. Favalli, B. Ricco // Proc. of 15 th IEEE VLSI Test Symp., 27 Apr. - 1 May 1997, Monterey, CA, USA. - Monterey, 1997. - P. 210-215.

10. Методы построения безопасных микроэлектронных систем железнодорожной автоматики / В. В. Сапожников [и др.] ; под ред. Вл. В. Сапожникова. - М. : Транспорт, 1995. - 272 с.

11. Kuballk, P. Fault tolerant system design method based on self-checking circuits / P. Kubalik, P. Fiser, H. Kubatova // Proc. of 12th Intern. On-Line Testing Symp. 2006 (IOLTS'06). - Como, Italy, 2006. - P. 185-186.

12. Theeg, G. Railway Signalling & Interlocking - International Compendium / G. Theeg, S. Vlasenko. - Eurail-press, 2009. - 448 p.

13. Исследование вероятностных методов оценки логической уязвимости комбинационных схем / А. Л. Стемп-ковский [и др.] // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2016. - № 4. -С. 121 -126.

14. Piestrak, S. J. Design of Self-Testing Checkers for Unidirectional Error Detecting Codes / S. J. Piestrak. -Wroclaw : Oficyna Wydawnicza Politechniki Wroclavskiej, 1995. - 111 p.

15. Nicolaidis, M. On-line testing for VLSI - а compendium of approaches / M. Nicolaidis, Y. Zorian // Journal of Electronic Testing: Theory and Applications. - 1998. - Vol. 12, iss. 1-2. - P. 7-20.

16. Das, D. Synthesis of circuits with low-cost concurrent error detection based on bose-lin codes / D. Das, N. A. Touba // Journal of Electronic Testing: Theory and Applications. - 1999. - Vol. 15, iss. 1-2. - P. 145-155.

17. Low cost concurrent error detection based on modulo weight-based codes / D. Das [et al.] // Proc. of IEEE 6th Intern. On-Line Testing Workshop (IOLTW), Spain, Palma de Mallorca, 3-5 July 2000. - Palma de Mallorca, 2000. -P. 171-176.

18. Busaba, F. Y. Self-checking combinational circuit design for single and unidirectional multibit errors / F. Y. Busaba, P. K. Lala // Journal of Electronic Testing: Theory and Applications. - 1994. - Vol. 5, iss. 1. - P. 19-28.

19. A new design method for self-checking unidirectional combinational circuits / V. V. Saposhnikov [et al.] // Journal of Electronic Testing: Theory and Applications. - 1998. - Vol. 12, iss. 1-2. - P. 41-53.

20. Self-dual parity checking - a new method for on line testing / Vl. V. Sapozhnikov [et al.] // Proc. of 14th IEEE VLSI Test Symp., 28 April - 1 May 1996, Princeton, NJ, USA. - Princeton, 1996. - P. 162-168.

21. Организация функционального контроля комбинационных схем методом логического дополнения / В. В. Сапожников [и др.] // Электронное моделирование. - 2002. - Т. 24, № 6. - С. 52-66.

22. Логическое дополнение - новый метод контроля комбинационных схем / М. Г ессель [и др.] // Автоматика и телемеханика. - 2003. - № 1. - С. 167-176.

23. Контроль комбинационных схем методом логического дополнения / М. Гессель [и др.] // Автоматика и телемеханика. - 2005. - № 8. - С. 161-172.

24. Sen, S. K. A Self-checking circuit for concurrent checking by 1-out-of-4 code with design optimization using constraint don’t cares / S. K. Sen // National Conf. on Emerging Trends and Advances in Electrical Engineering and Renewable Energy (NCEEERE 2010) / Sikkim Manipal Institute of Technology. - Sikkim, 2010.

25. Constraint don’t cares for optimizing designs for concurrent checking by 1-out-of-3 codes / D. K. Das [et al.] // Proc. of the 10th Intern. Workshops on Boolean Problems, Freiberg, Germany, Sept. 2012. - Freiberg, 2012. - P. 33-40.

26. Sapozhnikov, V. Concurrent error detection of combinational circuits by the method of Boolean complement on the base of "2-out-of-4" code / V. Sapozhnikov, Vl. Sapozhnikov, D. Efanov // Proc. of 14th IEEE East-West Design & Test Symp. (EWDTS'2016), Yerevan, Armenia, 14-17 Oct. 2016. - Yerevan, 2016. - P. 126-133.

27. Сапожников, В. В. Построение самопроверяемых структур систем функционального контроля на основе равновесного кода «2 из 4» / В. В. Сапожников, Вл. В. Сапожников, Д. В. Ефанов // Проблемы управления. - 2017. -№ 1. - С. 57-64.

28. Tarnick, S. Design of embedded m-out-of-n code checkers using complete parallel counters / S. Tarnick // 13th IEEE Intern. On-Line Testing Symp. (IOLTS 2007), 8-11 July 2007, Crete, Greece. - Crete, 2007. - P. 285-292.

29. Piestrak, S. Design of minimal-level PLA self-testing checkers for m-out-of-n codes / S. Piestrak // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. - 1996. - Vol. 4, iss. 2. - P. 264-272.

30. Сапожников, В. В. Самопроверяемые дискретные устройства / В. В. Сапожников, Вл. В. Сапожников. -СПб. : Энергоатомиздат, 1992. - 224 с.

31. Аксенова, Г. П. Необходимые и достаточные условия построения полностью проверяемых схем свертки по модулю 2 / Г. П. Аксенова // Автоматика и телемеханика. - 1979. - № 9. - С. 126-135.

32. Collection of Digital Design Benchmarks [Electronic resource]. - Mode of access: http://ddd.fit.cvut.cz/prj/Benchmarks. - Date of access: 20.02.2018.

33. Sequential circuit design using synthesis and optimization / E. M. Sentovich [et al.] // Proc. IEEE Intern. Conf. on Computer Design: VLSI in Computers & Processors, 11-14 October 1992, Cambridge, MA, USA. - Cambridge, 1992. -P. 328-333.