Preview

Informatics

Advanced search

ВЕРИФИКАЦИЯ ЛОГИЧЕСКИХ СХЕМ, РЕАЛИЗУЮЩИХ СИСТЕМЫ ЧАСТИЧНЫХ БУЛЕВЫХ ФУНКЦИЙ

Abstract

Рассматривается задача верификации логических схем, реализующих системы частично определенных булевых функций. Описываются VHDL-модели различных форм задания таких систем. Предлагается программа для решения рассматриваемой задачи на основе совместного использования троичного параллельного моделирования и сведения к задаче проверки выполнимости конъюнктивной нормальной формы. Приводятся результаты экспериментов по верификации, показывающие высокую эффективность разработанной программы по сравнению с VHDL-моделированием, которое позволяет проводить система ModelSim.

For citations:


 ,   . Informatics. 2011;(3(31)):68-76. (In Russ.)

Views: 644


Creative Commons License
This work is licensed under a Creative Commons Attribution 4.0 License.


ISSN 1816-0301 (Print)
ISSN 2617-6963 (Online)