Контроль надежности защиты интегральных схем от троянов: кодирование и декодирование комбинационных структур

Интегральные схемы и системы на кристалле являются ключевыми звеньями различных промышленных систем и систем обороноспособности государства. Появление контрафактных интегральных схем, проблемы пиратства, перепроизводства, несанкционированное вмешательство в проект микросхемы, аппаратные трояны требуют развития методов и средств их своевременного обнаружения. Трояны могут быть внесены в структуру интегральных схем при разработке и в процессе производства на этапах спецификации, проектирования, верификации и изготовления. Включение в структуру интегральных схем дополнительных элементов ставит под угрозу функциональную пригодность и надежность системы в целом. С целью аппаратной защиты проектов в настоящее время применяются методы аппаратного кодирования.

В работе рассматриваются особенности и надежность логического кодирования комбинационных схем. Предлагается алгоритм взлома кода комбинационных схем, основанный на описании закодированной структуры функцией разрешения и сведении задачи к КНФ-выполнимости. Исходными данными для декодирования структуры цифрового устройства являются структурная реализация закодированной схемы, полученная, например, методом обратного проектирования (проектирования по прототипу), а также активированный физический образец интегральной схемы, в защищенную от несанкционированного доступа память которой загружено правильное значение ключа. Этот образец может использоваться в виде модели черного ящика. Основная идея взлома ключа состоит в том, чтобы решить задачу, не прибегая к исследованиям на большом интервале значений входных и выходных переменных.

1. Золоторевич, Л. А. Аппаратная защита цифровых устройств / Л. А. Золоторевич // Вестник Томского гос. ун-та. Управление, вычислительная техника, информатика. - 2020. - № 50. - С. 69-78. https://doi.Org/10.17223/19988605/50/9

2. Subramanyan, P. Evaluating the security of logic encryption algorithms / P. Subramanyan, S. Ray, S. Malik // 2015 IEEE Intern. Symp. on Hardware Oriented Security and Trust (HOST), Washington, DC, USA, 5-7 May 2015. - Washington, 2015. - P. 137-143.

3. Security analysis of integrated circuit camouflaging / J. Rajendran [et al.] // ACM SIGSAC Conf. on Computer & Communications Security, Berlin, Germany, 4-8 Nov. 2013. - Berlin, 2013. - P. 709-720.

4. Roy, J. A. EPIC: Ending piracy of integrated circuits / J. A. Roy, F. Koushanfar, I. L. Markov // IEEE Computer. - 2010. - Vol. 43, no. 10. - P. 30-38.

5. On improving the security of logic locking / M. Yasin [et al.] // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2016. - Vol. 35, no. 9. - P. 1411-1424.

6. Logic encryption: a fault analysis perspective / J. Rajendran [et al.] // DATE '12 : Proc. of the Conf. on Design, Automation and Test in Europe, Dresden, Germany, March, 2012. - Dresden, 2012. - P. 953-958.

7. Fault analysis-based logic encryption / J. Rajendran [et al.] // IEEE Transactions on Computers. - 2015. -Vol. 64, no. 2. - P. 410-424.

8. A novel hardware logic encryption technique for thwarting illegal overproduction and hardware trojans / S. Dupuis [et al.] // 20th IEEE Intern. On-Line Testing Symp., Platja d'Aro, Catalunya, Spain, 7-9, July 2014. -Platja d'Aro, 2014. - P. 49-54.

9. Plaza, S. M. Solving the third-shift problem in IC piracy with test-aware logic locking / S. M. Plaza, I. L. Markov // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2015. -Vol. 34, no. 6. - P. 961-971.

10. Lee, Y.-W. Improving logic obfuscation via logic cone analysis / Y.-W. Lee, N. Touba // Proc. Latin-American Test Symp., Puerto Vallarta, Mexico, 25-27 March 2015. - Puerto Vallarta, 2015. - Р. 1-6.

11. Roy, J. A. Ending piracy of integrated circuits / J. A. Roy, F. Koushanfar, I. L. Markov // IEEE Computer. -2010. - Vol. 43, no. 10. - P. 30-38.

12. Weighted logic locking: a new approach for IC piracy protection / N. Karousos [et al.] // IEEE 23rd Intern. Symp. on On-Line Testing and Robust System Design (IOLTS), Thessaloniki, Greece, 3-5 July 2017. -Thessaloniki, 2017. - P. 221-226.

13. Золоторевич, Л. А. Исследование методов и средств верификации проектов и генерации тестов МЭС / Л. А. Золоторевич // Сб. науч. тр. Всерос. науч.-техн. конф. «Проблемы разработки перспективных микроэлектронных систем» (МЭС-2006) / под общ. ред. А. Л. Стемпковского. - М. : ИППМ РАН, 2006. - С. 163-168.

14. Zolotorevich, L. A. Project verification and construction of superchip tests at the RTL level / L. A. Zolotorevich // Automation and Remote Control. - N. Y. : Plenum Press, 2013. - Vol. 74, iss. 1. -P. 113-122.