informИнформатикаInformatics1816-03012617-6963UIIP NASBinform-564Research ArticleЛОГИЧЕСКОЕ ПРОЕКТИРОВАНИЕLOGICAL DESIGNВНЕДРЕНИЕ ФУНКЦИОНАЛЬНЫХ НЕИСПРАВНОСТЕЙ ОЗУ В ОПИСАНИЯ ЦИФРОВЫХ УСТРОЙСТВ НА ЯЗЫКЕ VHDLИванюкА. А.СтепановА. В.Белорусский государственный университет информатики и радиоэлектроникиBelarus20083110201802(18)8191Copyright © Иванюк А.А., Степанов А.В., 20182018Иванюк А.А., Степанов А.В.Иванюк А.А., Степанов А.В.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://inf.grid.by/jour/article/view/564

Рассматривается проблема описания моделей функциональных неисправностей оперативных запоминающих устройств при помощи языка VHDL. Предлагается методика внедрения моделей функциональных неисправностей ОЗУ в проектные описания цифровых устройств на языке VHDL. Показывается, что предложенная методика может быть применена для оценки поведения цифрового устройства при наличии в нем дефектов, а также для верификации алгоритмов тестирования и контроля ОЗУ.

ReferencesHwang, E.O. Digital Logic and Microprocessor Design with VHDL / E.O. Hwang. – New-York: Brooks/Cole, 2005. – 513 p.Hwang, E.O. Digital Logic and Microprocessor Design with VHDL / E.O. Hwang. – New-York: Brooks/Cole, 2005. – 513 p.Бибило, П.Н. Синтез логических схем с использованием языка VHDL / П.Н. Бибило. – М.: СОЛОН-Р, 2002. – 384 с.Бибило, П.Н. Синтез логических схем с использованием языка VHDL / П.Н. Бибило. – М.: СОЛОН-Р, 2002. – 384 с.Rajsuman, R. System-on-a-Chip. Design and Test / R. Rajsuman. – Boston: Artech House Publishers, 2000. – 277 p.Rajsuman, R. System-on-a-Chip. Design and Test / R. Rajsuman. – Boston: Artech House Publishers, 2000. – 277 p.Lala, P.K. Digital Circuits Testing and Testability / P.K. Lala. – New-York: Academic Press, 1997. – 199 p.Lala, P.K. Digital Circuits Testing and Testability / P.K. Lala. – New-York: Academic Press, 1997. – 199 p.Stroud, C.E. A Designer’s Guide to Built-In Self-Test / C.E. Stroud. – Boston: Kluwer Academic Publishers, 2002. – 319 p.Stroud, C.E. A Designer’s Guide to Built-In Self-Test / C.E. Stroud. – Boston: Kluwer Academic Publishers, 2002. – 319 p.Ярмолик, В.Н. Внедрение функциональных неисправностей в VHDL-описания цифровых устройств / В.Н. Ярмолик, А.А. Иванюк // Автоматика и вычислительная техника. – 2007. – № 3. – С. 3–12.Ярмолик, В.Н. Внедрение функциональных неисправностей в VHDL-описания цифровых устройств / В.Н. Ярмолик, А.А. Иванюк // Автоматика и вычислительная техника. – 2007. – № 3. – С. 3–12.Youngmin, H. Design error simulation based on error modeling and sampling techniques / H. Youngmin, S.A. Szygenda // Mathematics and computers in simulation. – 1998. – Vol. 46, № 11. – P. 35–46.Youngmin, H. Design error simulation based on error modeling and sampling techniques / H. Youngmin, S.A. Szygenda // Mathematics and computers in simulation. – 1998. – Vol. 46, № 11. – P. 35–46.Золоторевич, Л.А. Моделирование неисправностей СБИС на поведенческом уровне на языке VHDL / Л.А. Золоторевич // Информатика. – 2005. – № 3. – С. 135–144.Золоторевич, Л.А. Моделирование неисправностей СБИС на поведенческом уровне на языке VHDL / Л.А. Золоторевич // Информатика. – 2005. – № 3. – С. 135–144.Fault Injection into VHDL Models: The MEFISTO Tool / E. Jenn [et al.] // Proc. of the 24th International Symposium on Fault Tolerant Computing. – Austin, Texas, USA, 1994. – P. 66–75.Fault Injection into VHDL Models: The MEFISTO Tool / E. Jenn [et al.] // Proc. of the 24th International Symposium on Fault Tolerant Computing. – Austin, Texas, USA, 1994. – P. 66–75.Sieh, V. VERIFY: Evaluation of Reliability Using VHDL-Models with Embedded Fault Descriptions / V. Sieh, O. Tschache, F. Balbach // Proc. of 27th International Symposium on Fault-Tolerant Computing. – Seattle, Washington, 1997. – P. 32–36.Sieh, V. VERIFY: Evaluation of Reliability Using VHDL-Models with Embedded Fault Descriptions / V. Sieh, O. Tschache, F. Balbach // Proc. of 27th International Symposium on Fault-Tolerant Computing. – Seattle, Washington, 1997. – P. 32–36.Иванюк, А.А. Проектирование контролепригодных цифровых устройств / А.А. Иванюк, В.Н. Ярмолик. – Минск: Бестпринт, 2006. – 296 с.Иванюк, А.А. Проектирование контролепригодных цифровых устройств / А.А. Иванюк, В.Н. Ярмолик. – Минск: Бестпринт, 2006. – 296 с.Неразрушающее тестирование запоминающих устройств / В.Н. Ярмолик [и др.]. – Минск: Бестпринт, 2005. – 230 с.Неразрушающее тестирование запоминающих устройств / В.Н. Ярмолик [и др.]. – Минск: Бестпринт, 2005. – 230 с.Goor, A.J. Functional Memory Faults: A Formal Notation and a Taxonomy / A.J. Goor, Z. Al-Ars // VTS 2000, 18th IEEE VLSI Test Symposium. – Dublin, Ireland, 2000. – P. 281–289.Goor, A.J. Functional Memory Faults: A Formal Notation and a Taxonomy / A.J. Goor, Z. Al-Ars // VTS 2000, 18th IEEE VLSI Test Symposium. – Dublin, Ireland, 2000. – P. 281–289.Иванюк, А.А. Моделирование функциональных неисправностей цифровых устройств средствами языка VHDL / А.А. Иванюк // Информатика. – 2007. – № 1. – С. 30–40.Иванюк, А.А. Моделирование функциональных неисправностей цифровых устройств средствами языка VHDL / А.А. Иванюк // Информатика. – 2007. – № 1. – С. 30–40.Золоторевич, Л.А. Моделирование неисправностей в структурах СБИС на языке VHDL / Л.А. Золоторевич // Информатика. – 2005. – № 1. – С. 89–94.Золоторевич, Л.А. Моделирование неисправностей в структурах СБИС на языке VHDL / Л.А. Золоторевич // Информатика. – 2005. – № 1. – С. 89–94.Bergeron, J. Writing Testbenches. Functional Verification of HDL Models / J. Bergeron. – Boston: Kluwer Academic Publishers, 2000. – 354 p.Bergeron, J. Writing Testbenches. Functional Verification of HDL Models / J. Bergeron. – Boston: Kluwer Academic Publishers, 2000. – 354 p.Goor, A.J. Towards a Uniform Notation for Memory Tests / A.J. Goor, A. Offerman // Proc. of European Design and Test Conference. – Paris, 1996. – P. 420.Goor, A.J. Towards a Uniform Notation for Memory Tests / A.J. Goor, A. Offerman // Proc. of European Design and Test Conference. – Paris, 1996. – P. 420.ModelSim PE 6.2f [Electronic resource]. – 2007. – Mode of access: http://www.model.com. – Date of access: 01.02.2008.ModelSim PE 6.2f [Electronic resource]. – 2007. – Mode of access: http://www.model.com. – Date of access: 01.02.2008.

The authors declare that there are no conflicts of interest present.