informИнформатикаInformatics1816-03012617-6963UIIP NASB10.37661/1816-0301-2025-22-4-82-93inform-1383Research ArticleЛОГИЧЕСКОЕ ПРОЕКТИРОВАНИЕLOGICAL DESIGNРаспознавание подсхем трехстабильных элементов в КМОП СБИСRecognition of Subcircuits of Tristable Elements in CMOS VLSIЧеремисиноваЛ. Д.CheremisinovaLjudmila D.

Черемисинова Людмила Дмитриевна, доктор технических наук, профессор, главный научный сотрудник,

ул. Сурганова, 6, Минск, 220012.

Ljudmila D. Cheremisinova, D. Sc. (Eng.), Prof., Chief Researcher, 

6, Surganova st., Minsk, 220012.

cld@newman.bas-net.byОбъединенный институт проблем информатики Национальной академии наук БеларусиThe United Institute of Informatics Problems of the National Academy of Sciences of Belarus2025020120262248293Copyright © Черемисинова Л.Д., 20262026Черемисинова Л.Д.Cheremisinova L.D.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://inf.grid.by/jour/article/view/1383Цели

Цели. Рассматривается проблема экстракции высокоуровневой структуры на уровне логических элементов из схемы на транзисторном уровне. Получение такого представления существенно снижает время выполнения верификации топологии СБИС на стадии ее проектирования и служит основой для перепроектирования интегральных схем. Целью исследования является разработка метода и программных средств выделения в КМОП-схемах блоков, представляющих трехстабильные элементы.

Методы

Методы. Предлагаются методы распознавания подсхем, представляющих собой элементы с тремя состояниями, в частности трехстабильные инверторы. Задача сводится к поиску сначала КМОП-подсхем и подсхем передаточных элементов, а затем структур инверторов на их основе.

Результаты

Результаты. Разработаны программы на языке C++, реализующие методы извлечения элементов с тремя состояниями в плоском SPICE-описании транзисторной схемы и включения описаний соответствующих им блоков в иерархическое описание генерируемой логической сети.

Заключение

Заключение. Разработанные программы поиска трехстабильных инверторов  включены в программу декомпиляции транзисторных КМОП-схем и протестированы в ее составе на практических примерах схем транзисторного уровня.

Objectives

Objectives. The problem of extracting high-level structure at the level of logical elements from a  transistor-level circuit is considered. Obtaining such a representation significantly reduces the execution time of VLSI topology verification at the design stage and serves as the basis for integrated circuit redesign. The goal of the study is to develop a method and software tools for extracting blocks representing tristable elements in CMOS  circuits.

Methods

Methods. Methods for recognizing subcircuits representing tri-state elements, in particular tristable inverters, are proposed. The task is reduced to first searching for CMOS subcircuits and transmission gates subcircuits, and then for inverter structures based on them.

Results

Results. C++ programs have been developed that implement methods for extracting three-state elements from a flat SPICE description of a transistor circuit and including descriptions of the corresponding blocks in the  hierarchical description of the generated logical network.

Conclusion

Conclusion. The developed programs for searching the tristable inverters are included in the program for  decompiling transistor CMOS circuits and tested as part of it on practical examples of transistor-level circuits. 

обратное проектированиеэкстракция транзисторных подсхемКМОП-схемапроходная транзисторная логикаформат SPICEreverse engineeringtransistor subcircuit extractionCMOS circuitpass transistor logicSPICE formatReferencesBaker, R. J. CMOS Circuit Design, Layout, and Simulation / R. J. Baker. – Third ed. – Wiley-IEEE Press, 2010. – 1214 p.Baker R. J. CMOS Circuit Design, Layout, and Simulation, third edition. Wiley-IEEE Press, 2010, 1214 p.Hunt, V. D. Reengineering: Leveraging the Power of Integrated Product Development / V. D. Hunt. – Wiley, 1993. – 283 p.Hunt V. D. Reengineering: Leveraging the Power of Integrated Product Development. Wiley, 1993, 283 p.Zhang, N. The subcircuit extraction problem / N. Zhang, D. C. Wunsch, F. Harary // Proceedings IEEE International Behavioral Modeling and Simulation Workshop. – 2005. – Vol. 33, no. 3. – P. 22–25.Zhang N., Wunsch D. C., Harary F. The subcircuit extraction problem. Proceedings IEEE International Behavioral Modeling and Simulation Workshop, 2005, vol. 33, no. 3, рр. 22–25.Черемисинов, Д. И. Извлечение сети логических элементов из КМОП-схемы транзисторного уровня / Д. И. Черемисинов, Л. Д. Черемисинова // Микроэлектроника. – 2019. – Т. 48, № 3. – С. 224–234. – DOI: 10.1134/S0544126919030037.Cheremisinov D. I., Cheremisinova L. D. Extracting a logic gate network from a transistor-level CMOS circuit. Mikrojelektronika [Russian Microelectronics], 2019, vol. 48, no. 3, рр. 224–234 (In Russ.). DOI: 10.1134/S0544126919030037.Kundu, S. GateMaker: A transistor to gate level model extractor for simulation, automatic test pattern generation and verification / S. Kundu // Proc. of the Intern. Test Conf., Washington, USA, 18–23 Oct. 1998. – Washington, 1998. – P. 372–381.Kundu S. GateMaker: A transistor to gate level model extractor for simulation, automatic test pattern generation and verification. Proceedings of the International Test Conference, Washington, USA, 18–23 October 1998. Washington, 1998, рр. 372–381.Yang, L. FROSTY: A program for fast extraction of high-level structural representation from circuit description for industrial CMOS circuits / L. Yang, C.-J. R. Shi // Integration the VLSI Journal. – 2006. – Vol. 39, no. 4. – P. 311–339.Yang L., Shi C.-J. R. FROSTY: A program for fast extraction of high-level structural representation from circuit description for industrial CMOS circuits. Integration the VLSI Journal, 2006, vol. 39, no. 4, рр. 311–339.Han, M. Efficient subgraph matching: Harmonizing dynamic programming, adaptive matching order, and failing set together / M. Han, H. Kim, G. Gu // Proc. of Intern. Conf. on Management of Data (SIGMOD '19), Amsterdam, Netherlands, 30 June – 5 July 2019. – Amsterdam, 2019. – P. 1429–1446.Han M., Kim H., Gu G. Efficient subgraph matching: Harmonizing dynamic programming, adaptive matching order, and failing set together. Proceedings of International Conference on Management of Data (SIGMOD '19), Amsterdam, Netherlands, 30 June – 5 July 2019. Amsterdam, 2019, рр. 1429–1446.Рабаи, Ж. М. Цифровые интегральные схемы. Методология проектирования / Ж. М. Рабаи, А. Чандраксан, Б. Николич ; пер с англ. – 2-е изд. – М. : ООО «И.Д. Вильямс», 2007. – 912 с.Rabaev J. M., Chandrakasan A., Nikolic B. Digital Integrated Circuits, 2nd edition. Pearson, 2002, 800 p.Черемисинов, Д. И. Распознавание логических вентилей в плоской транзисторной схеме / Д. И. Черемисинов, Л. Д. Черемисинова // Информатика. – 2021. – Т. 18, № 4. – С. 96–107. – DOI: 10.37661/18160301-2021-18-4-96-107.Cheremisinov D. I., Cheremisinova L. D. Logical gates recognition in a flat transistor circuit. Informatika [Informatics], 2021, vol. 18, no. 4, pp. 96−107 (In Russ.). DOI: 10.37661/1816-0301-2021-18-4-96-107.Черемисинов, Д. И. Канонизация графов при декомпиляции транзисторных схем / Д. И. Черемисинов, Л. Д. Черемисинова // Информатика. – 2022. – Т. 19, № 3. – С. 25–39. – DOI: 10.37661/18160301-2022-19-3-25-39.Cheremisinov D. I., Cheremisinova L. D. Canonization of graphs during transistor circuits decompilation. Informatika [Informatics], 2022, vol. 19, no. 3, pp. 25−39 (In Russ.). DOI: 10.37661/1816-0301-2022-19-3-25-39.Combinational circuits using transmission gate logic for power optimization / G. N. Balaji, V. Aathira, K. Ambhikavathi [et al.] // International Research Journal of Engineering and Technology (IRJET). – 2016. – Vol. 3, no. 5. – P. 649–654.Balaji G. N., Aathira V., Ambhikavathi K., Geethiga S., Havin R. Combinational circuits using transmission gate logic for power optimization. International Research Journal of Engineering and Technology (IRJET), 2016, vol. 3, no. 5, pp. 649–654.Черемисинов, Д. И. Методы структурного распознавания подсхем проходной транзисторной логики в КМОП-схемах / Д. И. Черемисинов, Л. Д. Черемисинова // Известия высших учебных заведений. Электроника. – 2025. − Т. 30, № 1. – С. 51–63. – DOI: 10.24151/1561-5405-2025-30-1-51-63.Cheremisinov D. I., Cheremisinova L. D. Recognition of pass transistor logic subcircuits in CMOS circuits. Izvestija vysshih uchebnyh zavedenij. Jelektronika [Proceedings of Universities. Electronics], 2025, vol. 30, no. 1, pp. 51–63 (In Russ.). DOI: 10.24151/1561-5405-2025-30-1-51-63.Угрюмов, Е. П. Цифровая схемотехника / Е. П. Угрюмов. – СПб. : БХВ-Петербург, 2000. – 528 с.Ugryumov Ye. P. Cifrovaja shemotehnika. Digital Circuit Design. Saint Petersburg, BHV-Peterburg, 2000, 528 p. (In Russ.).Черемисинов, Д. И. Обратное проектирование СБИС для обеспечения безопасности аппаратуры / Д. И. Черемисинов, Л. Д. Черемисинова // Проблемы разработки перспективных микро- и наноэлектронных систем : сб. тр. / под общ. ред. акад. РАН А. Л. Стемпковского. – М. : ИППМ РАН, 2022. – Вып. III. – С. 10–17.Cheremisinov D. I., Cheremisinova L. D. Reverse engineering of VLSI for equipment safety. Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh system [Problems of Developing Promising Micro- and Nanoelectronic Systems]. In A. L. Stempkovskij (ed.). Moscow, Institut problem proektirovanija v mikro- jelektronike Rossijskoj akademii nauk, 2022, iss. III, pp. 10–17 (In Russ.).

The authors declare that there are no conflicts of interest present.