informИнформатикаInformatics1816-03012617-6963UIIP NASBinform-112Research ArticleЛОГИЧЕСКОЕ ПРОЕКТИРОВАНИЕLOGICAL DESIGNСИНТЕЗ КОМБИНАЦИОННЫХ СХЕМ В БАЗИСЕ БИБЛИОТЕЧНЫХ ЭЛЕМЕНТОВ КМОП СБИС С УЧЕТОМ ЭНЕРГОПОТРЕБЛЕНИЯPOWER DRIVEN SYNTHESIS OF COMBINATIONAL CIRCUITS ON THE BASE OF CMOS VLSI LIBRARY ELEMENTSЧеремисиновД. И.CheremisinovD. I.cdl@newman.bas-net.byЧеремисиноваЛ. Д.CheremisinovaL. D.cdl@newman.bas-net.byОбъединенный институт проблем информатики НАН БеларусиRussian Federation201301102016048293Copyright © Черемисинов Д.И., Черемисинова Л.Д., 20162016Черемисинов Д.И., Черемисинова Л.Д.Cheremisinov D.I., Cheremisinova L.D.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://inf.grid.by/jour/article/view/112

Рассматривается задача синтеза многоуровневых логических сетей в базисе библиотечных элементов КМОП СБИС, оптимизированных по критерию площади и среднему значению рассеиваемой мощности КМОП-микросхемы при ее реализации на кристалле СБИС. Предлагаемый подход основан на покрытии многоуровневой сети из вентилей и использовании специфики элементного базиса КМОП.

A problem of synthesis of multi-level logical networks using CMOS VLSI cell library is considered. The networks are optimized with respect to the die size and average dissipated power by CMOS-circuit implemented on a VLSI chip. The suggested approach is based on covering multilevel gate network and on taking into account specific features of the CMOS cell basis.

ReferencesБрейтон, Р.К. Синтез многоуровневых комбинационных логических схем / Р.К. Брейтон, Г.Д. Хэчтел, А.Л. Санджованни-Винчентелли // ТИИЭР. – 1990. – Т. 78, № 2. – С. 38–83.Брейтон, Р.К. Синтез многоуровневых комбинационных логических схем / Р.К. Брейтон, Г.Д. Хэчтел, А.Л. Санджованни-Винчентелли // ТИИЭР. – 1990. – Т. 78, № 2. – С. 38–83.BooleDozer : Logic synthesis for ASICs / L. Stok [et al.] // IBM J. Res. and Dev. – 1996. – Vol. 40, № 4. – P. 407–430.BooleDozer : Logic synthesis for ASICs / L. Stok [et al.] // IBM J. Res. and Dev. – 1996. – Vol. 40, № 4. – P. 407–430.Рабаи, Ж.М. Цифровые интегральные схемы. Методология проектирования /Ж.М. Рабаи, А. Чандракасан, Б. Николич. – М. : Вильямс, 2007. – 912 с.Рабаи, Ж.М. Цифровые интегральные схемы. Методология проектирования /Ж.М. Рабаи, А. Чандракасан, Б. Николич. – М. : Вильямс, 2007. – 912 с.Уэйкерли, Дж. Проектирование цифровых устройств. Т. 1 / Дж. Уэйкерли. – М. :Постмаркет, 2002. – 544 с.Уэйкерли, Дж. Проектирование цифровых устройств. Т. 1 / Дж. Уэйкерли. – М. :Постмаркет, 2002. – 544 с.Benini, L. Logic Synthesis for Low Power / L. Benini, G. De Micheli ; eds. S. Hassoun, T. Sasao, R.K. Brayton // Logic Synthesis and Verification. – Boston, Dardrecht, London : Kluwer Academic Publishers, 2002. – P. 197–224.Benini, L. Logic Synthesis for Low Power / L. Benini, G. De Micheli ; eds. S. Hassoun, T. Sasao, R.K. Brayton // Logic Synthesis and Verification. – Boston, Dardrecht, London : Kluwer Academic Publishers, 2002. – P. 197–224.Pedram, M. Power Minimization in IC Design: Principles and Applications / M. Pedram //ACM Transactions Design Automation Electronic Systems. – 1996. – Vol. 1. – P. 3–56.Pedram, M. Power Minimization in IC Design: Principles and Applications / M. Pedram //ACM Transactions Design Automation Electronic Systems. – 1996. – Vol. 1. – P. 3–56.Roy, K. Low Power CMOS VLSI Circuit Design / K. Roy, S.C. Prasad. – N. Y. : John Wiley and Sons Inc., 2000. – 376 p.Roy, K. Low Power CMOS VLSI Circuit Design / K. Roy, S.C. Prasad. – N. Y. : John Wiley and Sons Inc., 2000. – 376 p.Лукошко, Г. КМОП базовые матричные кристаллы серии К1574 / Г. Лукошко, Е. Коннов // Радиолюбитель. – 1997. – № 9. – С. 39–40.Лукошко, Г. КМОП базовые матричные кристаллы серии К1574 / Г. Лукошко, Е. Коннов // Радиолюбитель. – 1997. – № 9. – С. 39–40.Stok, L. Technology mapping / L. Stok, Tiwari V. // Logic Synthesis and Verification / Eds. S. Hassoun, T. Sasao, R.K. Brayton. – Boston, Dardrecht, London : Kluwer Academic Publishers, 2002. – P. 115–140.Stok, L. Technology mapping / L. Stok, Tiwari V. // Logic Synthesis and Verification / Eds. S. Hassoun, T. Sasao, R.K. Brayton. – Boston, Dardrecht, London : Kluwer Academic Publishers, 2002. – P. 115–140.Keutzer, K. DAGON : Technology binding and local optimization by DAG matching / K. Keutzer // Proc. 24th ACM/IEEE Design Automation Conf. – N. Y., USA, 1987. – P. 617–623.Keutzer, K. DAGON : Technology binding and local optimization by DAG matching / K. Keutzer // Proc. 24th ACM/IEEE Design Automation Conf. – N. Y., USA, 1987. – P. 617–623.Technology mapping in MIS / E. Detjens [et al.] // Proc. IEEE Int. Conf. on CAD (ICCAD). – Santa Clara, CA, USA, 1987. – P. 116–119.Technology mapping in MIS / E. Detjens [et al.] // Proc. IEEE Int. Conf. on CAD (ICCAD). – Santa Clara, CA, USA, 1987. – P. 116–119.SIS : A System for Sequential Circuit Synthesis / E.M. Sentovich [et al.] // University of California, Berkeley, Technical Report No. UCB/ERL M92/41 [Electronic resource]. – 1992 – Mode of access : http://www.eecs.berkeley.edu/Pubs/TechRpts/1992/ERL-92-41.pdf. – Date of access : 12.06.2013.SIS : A System for Sequential Circuit Synthesis / E.M. Sentovich [et al.] // University of California, Berkeley, Technical Report No. UCB/ERL M92/41 [Electronic resource]. – 1992 – Mode of access : http://www.eecs.berkeley.edu/Pubs/TechRpts/1992/ERL-92-41.pdf. – Date of access : 12.06.2013.Черемисинова, Л.Д. Синтез и оптимизация комбинационных структур СБИС /Л.Д. Черемисинова. – Минск : ОИПИ НАН Беларуси, 2005. – 236 с.Черемисинова, Л.Д. Синтез и оптимизация комбинационных структур СБИС /Л.Д. Черемисинова. – Минск : ОИПИ НАН Беларуси, 2005. – 236 с.Закревский, А.Д. Логические основы проектирования дискретных устройств / А.Д. Закревский, Ю.В. Поттосин, Л.Д. Черемисинова. – М. : Физматлит, 2007. – 589 c.Закревский, А.Д. Логические основы проектирования дискретных устройств / А.Д. Закревский, Ю.В. Поттосин, Л.Д. Черемисинова. – М. : Физматлит, 2007. – 589 c.Синтез логических КМОП-схем с пониженным энергопотреблением / П.Н. Бибило [и др.] // Проблемы разработки перспективных микро- и наноэлектронных систем : сб. тр. / под ред. А.Л. Стемпковского. – М. : ИППМ РАН, 2012. – С. 73–78.Синтез логических КМОП-схем с пониженным энергопотреблением / П.Н. Бибило [и др.] // Проблемы разработки перспективных микро- и наноэлектронных систем : сб. тр. / под ред. А.Л. Стемпковского. – М. : ИППМ РАН, 2012. – С. 73–78.Черемисинова, Л.Д. Синтез многоуровневых логических схем с учетом энергопотребления / Л.Д. Черемисинова, Н.А. Кириенко // Информационные технологии. – 2013. –№ 3. – C. 8–14.Черемисинова, Л.Д. Синтез многоуровневых логических схем с учетом энергопотребления / Л.Д. Черемисинова, Н.А. Кириенко // Информационные технологии. – 2013. –№ 3. – C. 8–14.

The authors declare that there are no conflicts of interest present.