informИнформатикаInformatics1816-03012617-6963UIIP NASB10.37661/1816-0301-2020-17-2-54-70inform-1050Research ArticleАВТОМАТИЗАЦИЯ ПРОЕКТИРОВАНИЯCOMPUTER AIDED DESIGNПсевдоисчерпывающее тестирование запоминающих устройств на базе маршевых тестов типа March APseudoexhaustive memory testing based on March A type march testsЯрмоликВ. Н.YarmolikV. N.

Ярмолик Вячеслав Николаевич, доктор технических наук, профессор

Минск

Vyacheslav N. Yarmolik, Dr. Sci. (Eng.), Professor

Minsk

yarmolik10ru@yahoo.comМрозекИ.MrozekI.

Мрозек Иренеуш, доктор, адъюнкт

Белосток

Ireneusz Mrozek, Dr., Lecture

Bialystok

i.mrozek@pb.edu.plЯрмоликС. В.YarmolikS. V.

Ярмолик Светлана Вячеславовна, кандидат технических наук

Минск

Svetlana V. Yarmolik, Cand. Sci. (Eng.)

Minsk

syarmolik@gmail.comБелорусский государственный университет информатики и радиоэлектроникиBelarusian State University of Informatics and RadioelectronicsБелостоцкий технический университетBialystok University of Technology2020260220201725470Copyright © Ярмолик В.Н., Мрозек И., Ярмолик С.В., 20202020Ярмолик В.Н., Мрозек И., Ярмолик С.В.Yarmolik V.N., Mrozek I., Yarmolik S.V.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://inf.grid.by/jour/article/view/1050

Показывается актуальность тестирования запоминающих устройств современных вычислительных систем. Анализируются методы и алгоритмы реализации тестовых процедур на базе классических маршевых тестов. Выделяются многократные маршевые тесты, позволяющие обнаруживать сложные кодочувствительные неисправности памяти. Для их обнаружения обосновывается необходимое условие, которому должны удовлетворять тестовые процедуры для покрытия сложных неисправностей. Это условие заключается в формировании псевдоисчерпывающего теста для заданного количества произвольных ячеек памяти. Исследуется эффективность однократного и двукратного применения тестов типа MATS++, March C- и March A, а также приводятся ее аналитические оценки для различного количества k ≤10 ячеек памяти, участвующих в неисправности. Обосновывается применимость математической модели комбинаторной задачи собирателя купонов для описания многократного тестирования памяти. Приводятся значения средней, минимальной и максимальной кратности многократных тестов для обеспечения исчерпывающего множества двоичных комбинаций для заданного числа произвольных ячеек памяти. Экспериментально показывается справедливость аналитических оценок и подтверждается высокая эффективность формирования псевдоисчерпывающего покрытия тестами типа March A.

The relevance of testing of memory devices of modern computing systems is shown. The methods and algorithms for implementing test procedures based on classical March tests are analyzed. Multiple March tests are highlighted to detect complex pattern-sensitive memory faults. To detect them, the necessary condition that test procedures must satisfy to deal complex faults, is substantiated. This condition is in the formation of a pseudo-exhaustive test for a given number of arbitrary memory cells. We study the effectiveness of single and double application of tests like MATS ++, March C– and March A, and also give its analytical estimates for a different number of k ≤ 10 memory cells participating in a malfunction. The applicability of the mathematical model of the combinatorial problem of the coupon collector for describing multiple memory testing is substantiated. The values of the average, minimum, and maximum multiplicity of multiple tests are presented to provide an exhaustive set of binary combinations for a given number of arbitrary memory cells. The validity of analytical estimates is experimentally shown and the high efficiency of the formation of a pseudo-exhaustive coverage by tests of the March A type is confirmed.

тестирование вычислительных системвстроенное тестированиемногократное тестированиемаршевые тесты памятипсевдоисчерпывающие тестыtesting of computing systemsembedded testingmulti-run testingmarch memory testspseudo-exhaustive testsReferencesWang, L.-T. VLSI Test Principles and Architectures: Design for Testability / L.-T. Wang, C.-W. Wu, X. Wen. – Elsevier, 2006. – 808 p.Wang L.-T., Wu C.-W., Wen X. VLSI Test Principles and Architectures: Design for Testability. Elsevier, 2006, 808 p.Ярмолик, В. Н. Контроль и диагностика вычислительных систем / В. Н. Ярмолик. – Минск : Бестпринт, 2019. – 387 с.Yarmolik V. N. Kontrol’ i diagnostika vuchislitel’nuh sistem. Monitoring and Diagnostics of Computer Systems. Minsk, Bestprint, 2019, 387 р. (in Russian).Иванюк, А. А. Проектирование встраиваемых цифровых устройств и систем / А. А. Иванюк. – Минск : Бестпринт, 2012. – 338 с.Ivaniuk А. А. Proektirovanie vstraivaemuh cifrovuh ustroistv i sistem. Designing Embedded Digital Devices and Systems. Minsk, Bestprint, 2012, 338 р. (in Russian).Ярмолик, В. Н. Псевдоисчерпывающее тестирование запоминающих устройств на базе многократных маршевых тестов / В. Н. Ярмолик, И. Мрозек, В. А. Леванцевич // Информатика. – 2018. – № 1(15). – C. 110–121.Yarmolik V. N., Mrozek I., Levancevich V. А. Pseudoischerpuvayuschee testirovanie zapominayuschih ustroistv na baze mnogokratnuch marshevyh testov [Pseudo-exhaustive storage testing based on multiple march tests]. Informatika [Informatics], 2018, no. 1(15), рр. 110–121 (in Russian).Sharma, A. K. Semiconductor Memories: Technology, Testing, and Reliability / A. K. Sharma. – London : John Wiley & Sons, 2002. – 480 р.Sharma A. K. Semiconductor Memories: Technology, Testing, and Reliability. London, John Wiley & Sons, 2002, 480 р.Niggemeyer, D. Integration of non-classical faults in standard march tests / D. Niggemeyer, M. Redeker, J. Otterstedt // Records of the IEEE Intern. Workshop on Memory Technology, Design and Testing. – San Jose, 1998. – P. 91–98.Niggemeyer D., Redeker M., Otterstedt J. Integration of non-classical faults in standard march tests. Records of the IEEE International Workshop on Memory Technology, Design and Testing, San Jose, 1998, рр. 91–98.Неразрушающее тестирование запоминающих устройств / В. Н. Ярмолик [и др.]. – Минск : Бестпринт, 2005. – 230 с.Yarmolik V. N., Murashko I. А., Kummert А., Ivaniuk А. А. Nerazrushayuschee testirovanie zapominayuschih ustroistv. Non-Destructive Storage Testing. Minsk, Bestprint, 2005, 230 р. (in Russian).Mrozek, I. Multi-run Memory Tests for Pattern Sensitive Faults / I. Mrozek. – Cham : Springer International Publishing AG, 2019. – 135 p.Mrozek I. Multi-run Memory Tests for Pattern Sensitive Faults. Cham, Springer International Publishing AG, 2019, 135 p.Goor, A. J. Testing Semiconductor Memories, Theory and Practice / A. J. Goor. – Chichester : John Wiley & Sons, 1991. – 536 p.Goor A. J. Testing Semiconductor Memories, Theory and Practice. Chichester, John Wiley & Sons, 1991, 536 p.Yarmolik, S. V. Address sequences and backgrounds with different hamming distance for multiple run march tests / S. V. Yarmolik // IEEE Intern. J. of Applied Mathematics and Computer Science. – 2008. – Vol. 18, no. 3. − P. 329−339.Yarmolik S. V. Address sequences and backgrounds with different hamming distance for multiple run march tests. IEEE International Journal of Applied Mathematics and Computer Science, 2008, vol. 18, no. 3, рр. 329−339.Sokol, B. Address sequence for march tests to detect pattern sensitive faults / B. Sokol, S. V. Yarmolik // Proc. of 3 rd IEEE Intern. Workshop on Electronic Design Test and Applications (DELTA’06). – Kuala Lumpur, Malaysia, 2006. – P. 354–357.Sokol B., Yarmolik S. V. Address sequence for march tests to detect pattern sensitive faults. Proceedings of 3 rd IEEE International Workshop on Electronic Design Test and Applications (DELTA’06). Kuala Lumpur, Malaysia, 2006, рр. 354–357.Sokol, B. Impact of the address changing on the detection of pattern sensitive faults / B. Sokol, I. Mrozek, V. N. Yarmolik // Information Processing and Security Systems. – London : Springer Science + Business Media, Inc., 2005. – P. 217–226.Sokol B., Mrozek I., Yarmolik V. N. Impact of the address changing on the detection of pattern sensitive faults. Information Processing and Security Systems. London, Springer Science + Business Media, Inc., 2005, рр. 217–226.Ярмолик, В. Н. Адресные последовательности для многократного тестирования ОЗУ / В. Н. Ярмолик, С. В. Ярмолик // Информатика. – 2014. – № 3(39). – C. 92–103.Yarmolik V. N., Yarmolik S. V. Adresnue posledovatel’nosti dlya mnogokratnogo testirovaniya OZU [Address sequences for repeated testing of RAM]. Informatika [Informatics], 2014, no. 3(39), рр. 92–103 (in Russian).Mrozek, I. Antirandom test vectors for BIST in Hardware / Software systems / I. Mrozek, V. N. Yarmolik // Fundamenta Informaticae. – 2012. – No. 119. – P. 1–23.Mrozek I., Yarmolik V. N. Antirandom test vectors for BIST in Hardware / Software systems. Fundamenta Informaticae, 2012, no. 119, рр. 1–23.Mrozek, I. Iterative antirandom testing / I. Mrozek, V. N. Yarmolik // J. of Electronic Testing: Theory and Applications (JETTA). – 2012. – Vol. 9, no. 3. – P. 251–266.Mrozek I., Yarmolik V. N. Iterative antirandom testing. Journal of Electronic Testing: Theory and Applications (JETTA), 2012, vol. 9, no. 3, рр. 251–266.

The authors declare that there are no conflicts of interest present.